JP2014016782A - 情報処理装置およびプログラム - Google Patents

Abstract

【課題】消費電力を低減可能な情報処理装置およびプログラムを提供する。
【解決手段】実施形態の情報処理装置は、プログラムを実行する処理部と、第１メモリと、電源制御部とを備える。第１メモリは、プログラムを記憶する。電源制御部は、処理部が割り込みの受信を待つアイドル状態に遷移する場合、第１メモリに対する電力供給を停止し、アイドル状態において処理部が割り込みを受信した場合、第１メモリに対する電力供給を開始する。処理部は、アイドル状態において割り込みを受信した場合、第１メモリに対して、処理部が第１メモリにアクセス可能な状態に設定する初期化を行う。
【選択図】図３

Description

本発明の実施形態は、情報処理装置およびプログラムに関する。

例えば携帯電話やタブレット端末などの組み込み機器は、バッテリなどの限られた電力で動作しなければならないので、機器の省電力化は大きな技術課題の一つである。近年の組み込み機器は、搭載するメモリ容量の増大に伴いメモリの電力消費量が増えてきているため、機器の省電力化を実現する上で、メモリの消費電力を抑えることが重要になってきている。

メモリの消費電力を抑えるための従来技術として、プロセッサが割り込み待ちのアイドル状態に移行する際に、メモリを省電力モードに移行させてメモリの消費電力を抑える技術が知られている。例えば、プロセッサが割り込み待ち状態に移行する際に、メモリを、通常動作モードよりも消費電力が小さい省電力モードに移行させ、省電力モードにおいて割り込みが発生した際に、メモリを通常動作モードに戻すことで、メモリの消費電力を低減する技術が知られている。

特開２００２−１４０１３８号公報

従来技術のように、プロセッサが割り込み待ち状態に移行する場合、メモリを省電力モードに移行させることで、メモリの消費電力を低減できるが、省電力モードにおいてもメモリは電力を消費するため、消費電力の低減が十分でないという問題がある。

本発明の目的は、消費電力を低減可能な情報処理装置およびプログラムを提供することである。

実施形態の情報処理装置は、プログラムを実行する処理部と、第１メモリと、電源制御部とを備える。第１メモリは、プログラムを記憶する。電源制御部は、処理部が割り込みの受信を待つアイドル状態に遷移する場合、第１メモリに対する電力供給を停止し、アイドル状態において処理部が割り込みを受信した場合、第１メモリに対する電力供給を開始する。処理部は、アイドル状態において割り込みを受信した場合、第１メモリに対して、処理部が第１メモリにアクセス可能な状態に設定する初期化を行う。

実施形態のプログラムは、プログラムを実行する処理部と、プログラムを記憶する第１メモリと、処理部が割り込みの受信を待つアイドル状態に遷移する場合、第１メモリに対する電力供給を停止し、アイドル状態において処理部が割り込みを受信した場合、第１メモリに対する電力供給を開始する電源制御部と、を備えるコンピュータに、アイドル状態において割り込みを受信した場合、第１メモリに対して、処理部が第１メモリにアクセス可能な状態に設定する初期化を行うステップを実行させるためのプログラムである。

実施形態の情報処理装置の構成を示すブロック図。 実施形態の第１メモリと第２メモリの構成を示す概念図。 実施形態のプロセッサの動作例を示すフローチャート。 実施形態の第２メモリのアイドル状態に遷移した後の構成を示す概念図。 実施形態のプロセッサの動作例を示すフローチャート。

以下、添付図面を参照しながら、本発明に係る情報処理装置およびプログラムの実施形態を詳細に説明する。

図１は、実施形態の情報処理装置１００の構成例を示すブロック図である。図１に示すように、情報処理装置１００は、プロセッサ１０と、第１メモリ２０と、メモリコントローラ３０と、電力状態管理部３５と、電源制御部４０と、第２メモリ５０と、入出力装置６０とを備える。

プロセッサ１０は、第１メモリ（メインメモリ）２０に記憶されたプログラムを実行することにより、各種の処理を実行可能な処理装置である。第１メモリ２０に記憶されるプログラムには、後述の割り込みプログラム（割り込みハンドラ）が含まれる。プロセッサ１０は、請求項の「処理部」に対応する。プロセッサ１０は、入出力装置６０から通知される割り込みを受信する機能を有し、プログラム（処理）を実行するアクティブ状態と、割り込みの受信を待つアイドル状態（より具体的には、プログラム（処理）を実行せずに割り込みの受信を待つ状態）とを遷移する。アクティブ状態において、プロセッサ１０は、必要に応じて第１メモリ２０へのアクセスを行うが、アイドル状態ではアクセスを行わない。なお、プロセッサの中には省電力機能に応じてアイドル状態が複数種類存在するものもあるが、アイドル状態では第１メモリ２０へのアクセスを行わず、割り込みを受信したタイミングでアクティブ状態に遷移するのであれば、本実施形態のプロセッサ１０として利用可能である。

第１メモリ２０は、プロセッサ１０による処理に用いられる情報（データやプログラム等）を記憶するメインメモリである。第１メモリ２０は、メモリコントローラ３０を介してプロセッサ１０に接続される。アプリケーションプロセッサのメインメモリに用いられる高速で大容量のメモリは、同期型（synchronous）のインタフェイスによって高速にアクセスできるように構成される（つまり、同期型のメモリで構成される）のが一般的であり、本実施形態の第１メモリ２０は、同期型の不揮発性メモリで構成される。例えば第１メモリ２０は、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＦｅＲＡＭ、ＰＣＭ、ＲｅＲＡＭなどで実現される。

ここで、同期型のメモリは、電源投入後に、プロセッサ１０が当該メモリにアクセス可能な状態に設定する初期化が必要である。本実施形態では、第１メモリ２０に対する電力供給が開始されたとき（電源投入されたとき）、プロセッサ１０は、第１メモリ２０に対して、プロセッサ１０が第１メモリ２０にアクセス可能な状態に設定する初期化を行う。より具体的には、プロセッサ１０は、メモリコントローラ３０の制御レジスタに初期化用の設定値を入力し、メモリコントローラ３０に対して初期化処理の開始を指示する。そして、プロセッサ１０からの指示を受けたメモリコントローラ３０が初期化処理を行う。なお、初期化処理は、同期型インタフェイスの種類によって異なるが、多くは、ＮＯＰコマンドを一定の期間にわたって発行し続けた後、バースト長や信号線のパラメータ値（抵抗値等）を設定するコマンドを発行する処理となる。

電力状態管理部３５は、プロセッサ１０からアクティブ状態かアイドル状態かを示す信号を受け取り、スタンバイ信号を電源制御部４０に出力する。つまり、電力状態管理部３５は、スタンバイ信号を出力することで、電源制御部４０に対して第１メモリ２０への電力供給のオンオフの指示を行う。電力状態管理部３５は、プロセッサ１０がアクティブ状態かアイドル状態かを監視しておき、それを元にスタンバイ信号を電源制御部４０に出力してもよい。なお、電力状態管理部３５は、Power Reset ManagerやGeneral Power ControllerやLow-Leakage Wakeup Unitなどと呼ばれることもあり、例えばＳｏｃの機能の一部として提供されることもある。

電源制御部４０は、情報処理装置１００の電源装置（不図示、例えばバッテリ等）から第１メモリ２０へ供給する電力を制御する。電源制御部４０は、プロセッサ１０の状態に応じて、第１メモリ２０に対する電力の供給の可否を設定することができ、例えばＰＭＩＣと呼ばれるパワーマネジメントＩＣなどで実現できる。

第２メモリ５０は、第１メモリ２０の初期化を行うための初期化プログラムを記憶する。第２メモリ５０の具体的な構成については後述する。例えば第２メモリ５０は、プロセッサ１０が第２メモリ５０にアクセス可能な状態に設定する初期化が不要なメモリで構成されてもよい。このような第２メモリ５０として利用可能なメモリには、例えばＳｏＣ（システムオンチップ）などが備えるＳＲＡＭで構成された内部メモリなどが挙げられる。内部メモリは、メモリの初期化を行わなくてもプロセッサ１０がアクティブ状態への復帰後すぐにアクセスすることができるため、第２メモリ５０として利用することができる。

また、例えばＤＲＡＭなどの初期化を必要とするメモリでも、第１メモリ２０と異なる電源管理を行い、プロセッサ１０が、アイドル状態からアクティブ状態に復帰した直後から第２メモリ５０へアクセスできるように、第２メモリ５０に対する電力供給を継続する制御を行うことにより、第２メモリ５０として利用できる。なお、本実施形態では、第２メモリ５０は、プロセッサ１０とは別に設けられているが、これに限らず、例えばプロセッサ１０の内部に第２メモリ５０が設けられる形態であってもよい。

入出力装置６０は、デバイスからの割り込みをプロセッサ１０に通知する装置である。入出力装置６０は、例えばキーボードやタッチパネルなどの操作用デバイスやＨＤＤやＮＡＮＤフラッシュメモリといったストレージデバイス、無線ＬＡＮやネットワークインタフェイスカードなどのネットワークデバイスなどの割り込みを発生させる各種デバイスと、割り込みコントローラとを含んで構成される。割り込みコントローラは、デバイスからの割り込みを受信し、設定に応じて、デバイスから受信した割り込みをプロセッサ１０に送信し、あるいは、デバイスから受信した割り込みをプロセッサ１０に送信せずに一定期間にわたって（あるいは一定数だけ）蓄積するなどの処理を行う。なお、図１の例では、プロセッサ１０、メモリコントローラ３０、入出力装置６０内の割り込みコントローラ、第２メモリ５０、電力状態管理部３５を別のブロックとして記述しているが、これらは、同等の機能を内部に持つＳｏＣを用いて実現する構成であってもよい。

図２は、第１メモリ２０および第２メモリ５０の構成例を示す概念図である。図２に示すように、第１メモリ２０は、割り込みの発生時に実行する割込みプログラム（以下、「割り込みハンドラ」と呼ぶ）を記憶する。図２の例では、割り込みの種別として、「割り込み１」と「割り込み２」があり、第１メモリ２０は、「割り込み１」の発生時に実行する割り込みハンドラ１と、「割り込み２」の発生時に実行する割り込みハンドラ２とを記憶する。言い換えれば、第１メモリ２０は、割り込みごとに、当該割り込みの発生時に実行する割り込みハンドラを記憶していると捉えることもできる。

図２に示すように、第２メモリ５０は、第１記憶領域５２と第２記憶領域５４と第３記憶領域５６とを有する。第１記憶領域５２は、割り込みの種別を識別可能な割り込み情報と、割り込み情報で識別される割り込みの発生時に実行される割り込みハンドラが記憶される第１メモリ２０内の領域を特定可能な第１アドレス情報とが対応付けられた第１情報を記憶する。第１記憶領域５２は、請求項の「第１記憶部」に対応する。図２の例では、割り込み情報を示す「割り込み１」と、第１メモリ２０のうち、「割り込み１」の発生時に実行する割り込みハンドラ１が記憶される領域を特定可能な「割り込みハンドラ１のアドレス」とが対応付けられるとともに、割り込み情報を示す「割り込み２」と、第１メモリ２０のうち、「割り込み２」の発生時に実行する割り込みハンドラ２が記憶される領域を特定可能な「割り込みハンドラ２のアドレス」とが対応付けられた第１情報が、第１記憶領域５２に記憶されている。

第２記憶領域５４は、第１記憶領域５２に記憶された第１情報の退避先として機能する記憶領域である。第２記憶領域５４の詳細な機能については後述するが、第２記憶領域５４は、請求項の「第２記憶部」に対応する。第３記憶領域５６は、第１メモリ２０の初期化を行うための初期化プログラムを含む初期化用割り込みハンドラを記憶する。初期化用割り込みハンドラは、初期化プログラムの他、第１メモリ２０のうち、発生した割り込みに対応する割り込みハンドラが記憶された領域へアクセスするための（ジャンプ処理を行うための）プログラムを含む。

本実施形態では、プロセッサ１０が割り込みの受信を待つアイドル状態に遷移する場合、電源制御部４０は、第１メモリ２０に対する電力供給を停止する制御を行う。一方、アイドル状態においてプロセッサ１０が割り込みを受信した場合、電源制御部４０は、第１メモリ２０に対する電力供給を開始する制御を行い、プロセッサ１０は、第１メモリ２０の初期化を行う。そして、プロセッサ１０は、第１メモリ２０の初期化の終了後、受信した割り込みに対応する割り込みハンドラを第１メモリ２０から取得し、取得した割り込みハンドラを実行する（割り込み処理を行う）。以下、具体的に説明する。

図３は、プロセッサ１０が、行うべきタスクが無くなり、アイドル状態に遷移する場合の動作フローの一例を示す図である。図３に示すように、まずプロセッサ１０は、第１記憶領域５２に記憶された第１情報を第２記憶領域５４へ退避（コピー）させる（ステップＳ１）。なお、これに限らず、例えば第２記憶領域５４には、割り込み情報のみが予め登録されており、プロセッサ１０は、第２記憶領域５４に予め登録された各割り込み情報について、当該割り込み情報に対応する第１アドレス情報を第１記憶領域５２に記憶された第１情報から取得し、取得した第１アドレス情報を第２記憶領域５４内の割り込み情報に対応付けて書き込む形態であってもよい。

次に、プロセッサ１０は、割り込み情報と、第２メモリ５０内における第３記憶領域５６の場所を特定可能な第２アドレス情報とが対応付けられた第２情報を第１記憶領域５２に記憶する（ステップＳ２）。本実施形態では、プロセッサ１０は、第１記憶領域５２に残存する各割り込み情報に対して、初期化用割り込みハンドラのアドレス（第２アドレス情報）を対応付けて第２情報を生成し、生成した第２情報を第１記憶領域５２に記憶する。なお、例えば上述のステップＳ１において、第１記憶領域５２に記憶された第１情報を、そのまま第２記憶領域５４に、コピーではなく移動させる形態の場合、ステップＳ２の直前においては、第１記憶領域５２に何もデータが残っていないが、プロセッサ１０は、第２記憶領域５４に移動させた第１情報に含まれる割り込み情報ごとに、初期化用割り込みハンドラのアドレス（第２アドレス情報）を対応付けて第２情報を生成し、生成した第２情報を第１記憶領域５２に記憶することもできる。

次に、プロセッサ１０は、割り込み情報と、第２メモリ５０内における第３記憶領域５６の場所を特定可能な第２アドレス情報とが対応付けられた第２情報を第１記憶領域５２に記憶する（ステップＳ２）。

次に、プロセッサ１０は、割り込みの受信を待つアイドル状態に遷移するための命令（例えばＷＦＩ（Wait For Interrupt）命令など）を実行する（ステップＳ３）。そして、電力状態管理部３５は、プロセッサ１０の状態がアイドル状態であることの通知、もしくは電源停止の要求を電源制御部４０に送る。次に、電源制御部４０は、第１メモリ２０に対する電力供給を停止する制御を行う（ステップＳ４）。

図４は、アイドル状態に遷移したときの第２メモリ５０の構成例を概念的に示す図である。以上のように、アイドル状態に遷移する際に、プロセッサ１０は、第１記憶領域５２に記憶された第１情報を第２記憶領域５４に退避させ、各割り込み情報に対して、初期化用割り込みハンドラのアドレス（第２アドレス情報）を対応付けた第２情報を第１記憶領域５２に記憶する。これにより、割り込みの受信による復帰の際に、第１メモリ２０の初期化の実行が可能になる。

図５は、プロセッサ１０が、アイドル状態において割り込みを受信した場合の動作フローの一例を示す図である。図５に示すように、まずプロセッサ１０が、入出力装置６０から割り込みを受信すると（ステップＳ１１）、プロセッサ１０はアクティブ状態に遷移し、電力状態管理部３５が電源制御部４０に対して、プロセッサ１０がアクティブ状態であることの通知、もしくは、電源供給の要求を送る。それを受けて、電源制御部４０は、第１メモリ２０に対する電力供給を開始する制御を行う（ステップＳ１２）。

次に、プロセッサ１０は、受信した割り込みを識別する割り込み情報に対応付けられた第２アドレス情報（初期化用割り込みハンドラのアドレス）を、第２メモリ５０の第１記憶領域５２に記憶された第２情報から取得し、取得した第２アドレス情報を用いて第３記憶領域５６にアクセスして初期化プログラムを取得する（ステップＳ１３）。次に、プロセッサ１０は、ステップＳ１３で取得した初期化プログラムを実行する（ステップＳ１４）。次に、プロセッサ１０は、第２メモリ５０の第２記憶領域５４に退避された第１情報から、受信した割り込みを識別する割り込み情報に対応する第１アドレス情報を取得する（ステップＳ１５）。

次に、プロセッサ１０は、第２記憶領域５４へ退避させていた第１情報を第１記憶領域５２に書き戻す（ステップＳ１６）。本実施形態では、プロセッサ１０は、第２記憶領域５４へ退避させていた各第１アドレス情報を、第１記憶領域５２に記憶された割り込み情報（見方を変えれば、第２情報に含まれる割り込み情報）に対応付けて書き戻す。見方を変えれば、本実施形態では、プロセッサ１０は、第１記憶領域５２に記憶された第２情報に含まれる各割り込み情報について、当該割り込み情報に対応付けられていた第２アドレス情報を、当該割り込み情報に対応する第１アドレス情報（当該割り込み情報により識別される割り込みの発生時に実行する割り込みハンドラのアドレス）に書き換えていると捉えることもできる。

なお、例えば上述のステップＳ１５の処理を行わずに、上述のステップＳ１６の処理の後に、プロセッサ１０は、第１記憶領域５２へ書き戻された第１情報から、受信した割り込みの割り込み情報に対応する第１アドレス情報を取得する形態であってもよい。要するに、プロセッサ１０は、受信した割り込みの割り込み情報に対応する第１アドレス情報を第２メモリ５０から取得する形態であればよい。

上述のステップＳ１６の処理の後、プロセッサ１０は、第１メモリ２０のうち、上述のステップＳ１５で取得した第１アドレス情報によって特定される領域へアクセスして（ジャンプして）、当該領域に記憶された割り込みハンドラ（受信した割り込みの割り込み情報に対応する割り込みハンドラ）を取得する（ステップＳ１７）。次に、プロセッサ１０は、取得した割り込みハンドラを実行する（ステップＳ１８）。

なお、本実施形態では、割り込みの受信後にプロセッサ１０が実行するプログラムは、第２メモリ５０の第１記憶領域５２に記憶された情報に応じて決定される形態を例示しているが、これに限られるものではない。例えば、プロセッサ内のレジスタに記録された情報に応じて、割り込みの受信後に実行するプログラムを決定するプロセッサもある。そのようなプロセッサの場合は、割り込み待ちのアイドル状態に遷移する際の退避処理では、レジスタに記述された割り込みプログラムのアドレス（第１情報）を第２メモリ５０に退避させておくこともできる。このように、第２メモリ５０の第１記憶領域５２に記憶された情報を変更する以外の方法にて、割り込みの受信後にプロセッサが実行するプログラムを変更する形態であってもよい。

つまり、上述の実施形態のように、割り込み情報と第１アドレス情報とが対応付けられた第１情報を記憶する第１記憶部（第１記憶領域５２）と、第１記憶部に記憶された第１情報の退避先として機能する第２記憶部（第２記憶領域５４）とが、第２メモリ５０に設けられる形態に限定されるものではなく、第１記憶部および第２記憶部の少なくとも一方が、第２メモリ５０以外に設けられる（例えばプロセッサの内部等）形態であってもよい。

以上に説明したように、本実施形態では、アイドル状態に遷移する場合、電源制御部４０は、第１メモリ２０に対する電力供給を停止する制御を行う。一方、アイドル状態においてプロセッサ１０が割り込みを受信した場合、電源制御部４０は、第１メモリ２０に対する電力供給を開始する制御を行い、プロセッサ１０は、第１メモリ２０に対して、プロセッサが第１メモリ２０にアクセス可能な状態に設定する初期化を行う。本実施形態によれば、アイドル状態における第１メモリ２０への電力供給を抑えることができるので、情報処理装置１００の消費電力を低減できるという有利な効果を奏する。

また、本実施形態では、アイドル状態に遷移する際に第１メモリ２０の電源を切っても、割り込みの受信を契機とした復帰の際に第１メモリ２０の初期化が行われるので、例えばＭＲＡＭのような、電源を切っても内部の情報が消失しない同期型の不揮発性メモリを第１メモリ２０として採用することが可能になる。より具体的には、アイドル状態に遷移する際に、プロセッサ１０は、第１記憶領域５２に記憶された第１情報（割り込み情報と、割り込みの発生時に実行される割り込みハンドラが記憶される第１メモリ２０内の領域を特定可能な第１アドレス情報とが対応付けられた情報）を第２記憶領域５４に退避させ、各割り込み情報に対して、初期化用割り込みハンドラのアドレス（第２アドレス情報）を対応付けた第２情報を第１記憶領域５２に記憶する。そして、プロセッサ１０は、アイドル状態において割り込みを受信した場合に、受信した割り込みの割り込み情報に対応付けられた初期化用割り込みハンドラのアドレスを第１記憶領域５２内の第２情報から取得し、取得した初期化用割り込みハンドラのアドレスを用いて第３記憶領域５６にアクセスして初期化プログラムを取得し、取得した初期化プログラムを実行する。以上の構成により、割り込みの受信を契機として電源が再投入されたとき（再起動されたとき）における第１メモリ２０の初期化を実現することができる。

また、上述の実施形態では、同期型の不揮発性メモリを第１メモリ２０として採用しているが、これに限られるものではなく、例えばＳＤＲＡＭやＤＤＲなどの同期型の揮発性メモリを第１メモリとして採用することもできる。要するに、第１メモリ２０は、同期型のメモリであればよい。例えば、第１メモリは、プロセッサ１０による処理に用いられるデータを一時的に保持するメモリとして機能し、メインメモリは、その第１メモリと、プロセッサ１０の処理に用いられる情報（消失させられないデータやプログラム）を記憶する同期型の揮発性メモリ（第３メモリと呼ぶ）とから構成される場合を想定する。この構成において、アイドル状態に遷移する場合、電源制御部は、第１メモリに対する電力供給を停止し、第３メモリに対して供給する電力を、アクティブ状態よりも低い電力に制御する一方、アイドル状態においてプロセッサが割り込みを受信した場合、電源制御部は、第１メモリに対する電力供給を再開し、第３メモリに対して供給する電力をアクティブ状態における値に復帰させる制御を行い、プロセッサは、第１メモリの初期化を行う形態であってもよい。この構成においても、アイドル状態において第１メモリで消費される電力を抑えることができるので、消費電力の低減を図ることが可能になる。

以上、本発明の実施形態を説明したが、上述の各実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、上述の情報処理装置１００の種類は任意であり、例えばＰＣ、携帯電話、タブレット端末などであってもよい。

また、上述のプロセッサ１０の各機能は、プロセッサ１０が所定の制御プログラムを実行することにより実現されるが、当該制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するようにしてもよい。また、上記制御プログラムを、インターネット等のネットワーク経由で提供または配布するようにしてもよい。また、上記制御プログラムを、ＲＯＭ等に予め組み込んで提供するようにしてもよい。

１０ プロセッサ
２０ 第１メモリ
３０ メモリコントローラ
３５ 電力状態管理部
４０ 電源制御部
５０ 第２メモリ
５２ 第１記憶領域
５４ 第２記憶領域
５６ 第３記憶領域
６０ 入出力装置
１００ 情報処理装置

Claims (7)

1. プログラムを実行する処理部と、
   前記プログラムを記憶する第１メモリと、
   前記処理部が割り込みの受信を待つアイドル状態に遷移する場合、前記第１メモリに対する電力供給を停止し、前記アイドル状態において前記処理部が前記割り込みを受信した場合、前記第１メモリに対する電力供給を開始する電源制御部と、を備え、
   前記処理部は、前記アイドル状態において前記割り込みを受信した場合、前記第１メモリに対して、前記処理部が前記第１メモリにアクセス可能な状態に設定する初期化を行う、
   情報処理装置。
2. 前記初期化を行うための初期化プログラムを記憶する第２メモリと、
   前記割り込みの種別を識別可能な割り込み情報と、前記割り込み情報で識別される割り込みの発生時に実行する割り込みプログラムが記憶される前記第１メモリ内の領域を特定可能な第１アドレス情報と、が対応付けられた第１情報を記憶する第１記憶部と、
   第２記憶部と、を有し、
   前記処理部は、
   前記アイドル状態に遷移する場合、前記第１記憶部に記憶された前記第１情報を前記第２記憶部へ退避させ、前記割り込み情報と、前記第２メモリのうち、前記初期化プログラムが記憶される領域を特定可能な第２アドレス情報とが対応付けられた第２情報を前記第１記憶部に記憶する、
   請求項１の情報処理装置。
3. 前記処理部は、
   前記アイドル状態において前記割り込みを受信した場合、受信した前記割り込みの前記割り込み情報に対応付けられた前記第２アドレス情報を、前記第１記憶部に記憶された前記第２情報から取得し、取得した前記第２アドレス情報を用いて前記第２メモリにアクセスして前記初期化プログラムを取得し、取得した前記初期化プログラムを実行し、前記第２記憶部へ退避させていた前記第１情報を前記第１記憶部に書き戻す、
   請求項２の情報処理装置。
4. 前記処理部は、受信した前記割り込みの前記割り込み情報に対応する前記第１アドレス情報を取得し、前記第１メモリのうち、取得した前記第１アドレス情報によって特定される領域にアクセスして、受信した前記割り込みの前記割り込み情報に対応する前記割り込みプログラムを取得し、取得した前記割り込みプログラムを実行する、
   請求項３の情報処理装置。
5. 前記第１記憶部および前記第２記憶部は、前記第２メモリに設けられる、
   請求項２から請求項４の何れかの情報処理装置。
6. 前記第１メモリは、前記割り込みの発生時に実行する割り込みプログラムを記憶し、
   前記処理部は、前記初期化の終了後、受信した前記割り込みの前記割り込みプログラムを前記第１メモリから取得し、取得した前記割り込みプログラムを実行する、
   請求項１の情報処理装置。
7. プログラムを実行する処理部と、
   前記プログラムを記憶する第１メモリと、
   前記処理部が割り込みの受信を待つアイドル状態に遷移する場合、前記第１メモリに対する電力供給を停止し、前記アイドル状態において前記処理部が前記割り込みを受信した場合、前記第１メモリに対する電力供給を開始する電源制御部と、を備えるコンピュータに、
   前記アイドル状態において前記割り込みを受信した場合、前記第１メモリに対して、前記処理部が前記第１メモリにアクセス可能な状態に設定する初期化を行うステップを実行させるためのプログラム。
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   
   

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