TW201411334A - 資訊處理裝置及電腦程式產品 - Google Patents

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TW201411334A
TW201411334A TW102123703A TW102123703A TW201411334A TW 201411334 A TW201411334 A TW 201411334A TW 102123703 A TW102123703 A TW 102123703A TW 102123703 A TW102123703 A TW 102123703A TW 201411334 A TW201411334 A TW 201411334A
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TW102123703A
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Junichi Segawa
Tatsunori Kanai
Koichi Fujisaki
Tetsuro Kimura
Haruhiko Toyama
Satoshi Shirai
Masaya Tarui
Hiroyoshi Haruki
Yusuke Shirota
Akihiro Shibata
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Toshiba Kk
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Abstract

根據一實施例，一種資訊處理裝置包含一處理器、一第一記憶體及一電力供應控制器。該處理器經組態以執行一程式。該第一記憶體經組態以於其內儲存該程式。該電力供應控制器經組態以在該處理器轉變為使該處理器等待一中斷之一閒置狀態時停止將一電力供應至該第一記憶體且在該處理器於該閒置狀態中接收該中斷時開始將該電力供應至該第一記憶體。當該處理器於該閒置狀態中接收該中斷時，該處理器執行該第一記憶體之初始化以將該第一記憶體設定為使該第一記憶體可存取自該處理器之一狀態。

Description

資訊處理裝置及電腦程式產品 相關申請案之交叉參考
本申請案基於且主張2012年7月9日申請之日本專利申請案第2012-153615號之優先權權利，該案之全文以引用方式併入本文中。
本文所描述之實施例大體上係關於一種資訊處理裝置及一種電腦程式產品。
諸如一行動電話及一平板終端機之嵌入式器件需要藉助於一電池或類似單元之有限電力而操作。因此，減少器件之電力消耗已成為一主要技術問題。近年來，嵌入式器件中之記憶體之電力消耗已隨著所安裝記憶體之數量增加而增加。因此，抑制記憶體之電力消耗以減少器件之電力消耗變得愈加重要。
用於抑制記憶體之電力消耗之一已知技術在一處理器轉變為使該處理器等待一中斷之一閒置狀態時使一記憶體轉變為一省電模式以抑制記憶體之電力消耗。例如，當該處理器轉變為中斷等待狀態時，一已知技術使一記憶體轉變為使電力消耗低於一正常操作模式之該省電模式。當該省電模式中發生一中斷時，該記憶體返回至該正常操作模式。因此，減少記憶體之電力消耗。
就習知技術而言，當一處理器轉變為中斷等待狀態時，一記憶體轉變為省電模式以因此減少記憶體之電力消耗。然而，即使在省電 模式中，記憶體亦消耗電力。因此，出現電力消耗未充分減少之一問題。
實施例之一目的為提供能夠減少電力消耗之一資訊處理裝置及一電腦程式產品。
根據一實施例，一種資訊處理裝置包含一處理器、一第一記憶體及一電力供應控制器。該處理器經組態以執行一程式。該第一記憶體經組態以於其內儲存該程式。該電力供應控制器經組態以在該處理器轉變為使該處理器等待一中斷之一閒置狀態時停止將一電力供應至該第一記憶體且在該處理器於該閒置狀態中接收該中斷時開始將該電力供應至該第一記憶體。當該處理器於該閒置狀態中接收該中斷時，該處理器執行該第一記憶體之初始化以將該第一記憶體設定為使該第一記憶體可存取自該處理器之一狀態。
根據上文所描述之資訊處理裝置，可減少電力消耗。
10‧‧‧處理器
20‧‧‧第一記憶體
30‧‧‧記憶體控制器
35‧‧‧電力狀態管理單元
40‧‧‧電力供應控制器
50‧‧‧第二記憶體
52‧‧‧第一儲存區
54‧‧‧第二儲存區
56‧‧‧第三儲存區
60‧‧‧輸入/輸出器件
100‧‧‧資訊處理裝置
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟
S11‧‧‧步驟
S12‧‧‧步驟
S13‧‧‧步驟
S14‧‧‧步驟
S15‧‧‧步驟
S16‧‧‧步驟
S17‧‧‧步驟
S18‧‧‧步驟
圖1係繪示根據一實施例之一資訊處理裝置的一方塊圖；圖2係繪示根據實施例之一第一記憶體及一第二記憶體的一概念圖；圖3係根據實施例之一處理器之一例示性操作之一流程圖；圖4係繪示根據實施例之第二記憶體之在至一閒置狀態之一轉變之後之一狀態的一概念圖；及圖5係根據實施例之處理器之一例示性操作之一流程圖。
下文中將藉由參考附圖而詳細描述各種實施例。
圖1係繪示根據實施例之一資訊處理裝置100之一例示性組態的一方塊圖。如圖1中所繪示，資訊處理裝置100包含一處理器10、一第 一記憶體20、一記憶體控制器30、一電力狀態管理單元35、一電力供應控制器40、一第二記憶體50及一輸入/輸出器件60。
處理器10為執行儲存於第一記憶體(主記憶體)20中之程式以執行各種類型之處理之一處理單元。儲存於第一記憶體20中之該等程式包含下文所描述之一中斷程式(中斷處理程序)。處理器10具有接收由輸入/輸出器件60通知之一中斷之一功能。處理器10在一作用狀態與一閒置狀態之間轉變。在該作用狀態中，處理器10執行一程式(處理)。在該閒置狀態中，處理器10等待一中斷(更具體而言，該閒置狀態係使處理器10等待一中斷且不執行一程式(處理)之一狀態)。在該作用狀態中，處理器10視情況存取第一記憶體20，且處理器10在該閒置狀態中不存取第一記憶體20。一些處理器具有取決於其等之省電功能之複數種閒置狀態。可採用任何處理器作為根據此實施例之處理器10，只要其在閒置狀態中不存取第一記憶體20且在接收一中斷時轉變為作用狀態。
第一記憶體20為於其內儲存用於由處理器10執行之處理之資訊(諸如資料及一程式)之一主記憶體。第一記憶體20經由記憶體控制器30而耦合至處理器10。一般而言，用於一應用程式處理器之主記憶體之一高速大容量記憶體經組態以使用一同步介面(即，其組態有同步記憶體)來對其進行高速存取。根據此實施例之第一記憶體20組態有一同步非揮發性記憶體。例如，第一記憶體20可採用MRAM(磁阻隨機存取記憶體)、FeRAM、PCM、ReRAM或其他種類之記憶體。
同步記憶體需要在接通電力之後被初始化以被設定為使記憶體可自處理器10存取之一狀態。在此實施例中，當電力開始供應至第一記憶體20時(當接通電力時)，處理器10初始化第一記憶體20以將第一記憶體20設定為使第一記憶體20可存取自處理器10之一狀態。更具體而言，處理器10將用於初始化之一設定值輸入至記憶體控制器30中之 一控制暫存器，且指示記憶體控制器30開始一初始化程序。接著，記憶體控制器30自處理器10接收指令且接著執行該初始化程序。該初始化程序根據同步介面之種類而變動。初始化程序之諸多者係一程序，其中在某一時段內連續發出一NOP命令且接著發出用於設定一信號之一叢發長度或一參數值(諸如一電阻值)之一命令。
電力狀態管理單元35自處理器10接收指示處理器10是否處於作用狀態或閒置狀態之一信號，且接著將一備用信號輸出至電力供應控制器40。即，電力狀態管理單元35輸出該備用信號以指示電力供應控制器40啟動或終止將電力供應至第一記憶體20。電力狀態管理單元35可監視處理器10是否處於作用狀態或閒置狀態，且接著基於該監視而將該備用信號輸出至電力供應控制器40。電力狀態管理單元35可被稱為電力重設管理器、通用電力控制器、低漏電喚醒單元或其他名稱，且可用作系統單晶片(SoC)之功能之一部分。
電力供應控制器40控制自資訊處理裝置100之一電力供應單元(諸如一電池(圖中未圖示))供應至第一記憶體20之電力。可根據處理器10之狀態而使用電力供應控制器40來設定至第一記憶體20之一電力供應是否可用。例如，被稱為PMIC之一電力管理IC可用於電力供應控制器40。
第二記憶體50於其內儲存一初始化程式以初始化第一記憶體20。下文中描述第二記憶體50之一特定組態。例如，第二記憶體50可組態有一記憶體，其無需為了將第二記憶體50設定為使第二記憶體50可存取自處理器10之一狀態而初始化。例如，包含於SoC(系統單晶片)中之一記憶體(諸如組態有SRAM之一內部記憶體)可用作為第二記憶體50。在處理器10返回至作用狀態之後，該內部記憶體可即時存取自處理器10，且無需初始化。因此，該內部記憶體可用作為第二記憶體50。
例如，需要初始化之一記憶體(諸如DRAM)亦可如下文所述般用作為第二記憶體50。採用不同於第一記憶體20之一電力供應管理，且第二記憶體50經控制以被連續供應電力，使得第二記憶體50可在處理器10自閒置狀態返回至作用狀態之後即時存取自處理器10。在此實施例中，第二記憶體50設置成與處理器10分離，但不受限於此。例如，第二記憶體50可設置於處理器10內。
輸入/輸出器件60為將來自一器件之一中斷通知處理器10之一器件。輸入/輸出器件60包含產生中斷之各種器件。該等各種器件包含：一操作器件，諸如一鍵盤及一觸控螢幕；一儲存器件，諸如一HDD及NAND快閃記憶體；及一網路器件，諸如一無線LAN及一網路介面卡。中斷控制器自一器件接收一中斷。接著，中斷控制器根據設定而執行以下操作：將接收自該器件之該中斷傳輸至處理器10；在某一時段內累積接收自該器件之中斷(或累積某一數目個該等中斷)且不將該等中斷傳輸至處理器10；及類似者。在圖1之實例中，處理器10、記憶體控制器30、輸入/輸出器件60中之中斷控制器、第二記憶體50及電力狀態管理單元35繪示為分離區塊。然而，此等器件可組態有一SoC，其具有於其內之等效功能。
圖2係繪示第一記憶體20及第二記憶體50之一例示性組態的一概念圖。如圖2中所繪示，第一記憶體20於其內儲存發生一中斷時所執行之一中斷程式(下文中被稱為「中斷處理程序」)。在圖2之實例中，存在一「中斷1」及一「中斷2」作為中斷之類型。第一記憶體20儲存發生「中斷1」時所執行之一中斷處理程序1及發生「中斷2」時所執行之一中斷處理程序2。換言之，第一記憶體20針對各中斷而儲存發生中斷時所執行之一中斷處理程序。
如圖2中所繪示，第二記憶體50包含一第一儲存區52、一第二儲存區54及一第三儲存區56。第一儲存區52儲存使中斷資訊與第一位址 資訊相關聯之第一資訊。該中斷資訊識別中斷之類型。當一中斷處理程序儲存於第一記憶體20中時，該第一位址資訊指定一區。當發生由該中斷資訊識別之一中斷時，執行該中斷處理程序。第一儲存區52對應於申請專利範圍中之「第一儲存單元」。在圖2之實例中，該第一資訊儲存於第一儲存區52中。當中斷處理程序1儲存於第一記憶體20中時，該第一資訊使指示該中斷資訊之「中斷1」與指定一區之一「中斷處理程序1之位址」相關聯。當發生「中斷1」時，執行中斷處理程序1。當中斷處理程序2儲存於第一記憶體20中時，該第一資訊亦使指示該中斷資訊之「中斷2」與指定一區之一「中斷處理程序2之位址」相關聯。當發生「中斷2」時，執行中斷處理程序2。
第二儲存區54用作用於保存儲存於第一儲存區52中之第一資訊之一保存區。下文中描述第二儲存區54之詳細功能。第二儲存區54對應於申請專利範圍中之「第二儲存單元」。第三儲存區56於其內儲存用於初始化之一中斷處理程序，該中斷處理程序包含用於初始化第一記憶體20之一初始化程式。用於初始化之該中斷處理程序不僅包含該初始化程式，且包含用於在對應於已發生之一中斷之一中斷處理程序儲存於第一記憶體20中時存取一區(執行至一區之一跳躍程序)之一程式。
在此實施例中，當處理器10轉變為使處理器10等待一中斷之閒置狀態時，電力供應控制器40進行控制以停止將電力供應至第一記憶體20。另一方面，當處理器10在閒置狀態中接收一中斷時，電力供應控制器40進行控制以開始將電力供應至第一記憶體20，接著，處理器10初始化第一記憶體20。在處理器10完成第一記憶體20之初始化之後，處理器10獲得對應於接收自第一記憶體20之中斷之中斷處理程序以因此執行所獲得之中斷處理程序(執行一中斷程序)。將在下文中具體描述此程序。
圖3係繪示處理器10不再有任務要執行且轉變為閒置狀態時之一例示性操作程序之一流程的一圖式。如圖3中所繪示，處理器10首先將儲存於第一儲存區52中之第一資訊保存(複製)至第二儲存區54中(步驟S1)。此不應被解釋為意指限制且可組態如下。例如，僅中斷資訊初步暫存於第二儲存區54中。處理器10獲得第一位址資訊，該第一位址資訊對應於來自儲存於第一儲存區52中之第一資訊之各條中斷資訊。各條之該中斷資訊初步暫存於第二儲存區54中。處理器10使所獲得之第一位址資訊與第二儲存區54中之該中斷資訊相關聯，且接著寫入所獲得之第一位址資訊。
接著，處理器10將第二資訊儲存於第一儲存區52中，其中中斷資訊與指定第二記憶體50中之第三儲存區56之一位置之第二位址資訊彼此相關聯(步驟S2)。在此實施例中，處理器10使保留於第一儲存區52中之各條中斷資訊與用於初始化之中斷處理程序之位址(第二位址資訊)相關聯，藉此產生第二資訊。接著，處理器10將所產生之第二資訊儲存於第一儲存區52中。例如，在上文所描述之步驟S1中，在儲存於第一儲存區52中之第一資訊直接移動(而非複製)至第二儲存區54之情況中，在臨步驟S2之前，任何資料不保留於第一儲存區52中。然而，處理器10可使包含於移動至第二儲存區54之第一資訊中之各條中斷資訊與用於初始化之中斷處理程序之位址(第二位址資訊)相關聯，藉此產生第二資訊。接著，處理器10可將所產生之第二資訊儲存於第一儲存區52中。
接著，處理器10將第二資訊儲存於第一儲存區52中(步驟S2)，其中中斷資訊與指定第二記憶體50中之第三儲存區56之位置之第二位址資訊相關聯。
接著，處理器10發出一指令(諸如一WFI(等待中斷)指令)以轉變為使處理器10等待一中斷之閒置狀態(步驟S3)。接著，電力狀態管理 單元35將指示處理器10處於閒置狀態之一通知或停止供應電力之一請求傳輸至電力供應控制器40。隨後，電力供應控制器40進行控制以停止將電力供應至第一記憶體20(步驟S4)。
圖4係繪示在轉變至一閒置狀態之後之第二記憶體50之一例示性組態的一概念圖。如上文所描述，當處理器10轉變為該閒置狀態時，處理器10將儲存於第一儲存區52中之第一資訊保存至第二儲存區54中，且將第二資訊(其中各條中斷資訊與用於初始化之中斷處理程序之位址(第二位址資訊)相關聯)儲存於第一儲存區52中。此允許在回應於一中斷接收而恢復時初始化第一記憶體20。
圖5係繪示一例示性操作程序之一流程的一圖式，其中處理器10在閒置狀態中接收一中斷。如圖5中所繪示，處理器10首先自輸入/輸出器件60接收一中斷(步驟S11)。接著，處理器10轉變為作用狀態，且電力狀態管理單元35將指示處理器10處於作用狀態之一通知或供應電力之一請求傳輸至電力供應控制器40。作為回應，電力供應控制器40進行控制以開始將電力供應至第一記憶體20(步驟S12)。
接著，處理器10自儲存於第二記憶體50之第一儲存區52中之第二資訊獲得與識別所接收中斷之中斷資訊相關聯之第二位址資訊(用於初始化之中斷處理程序之位址)。接著，處理器10使用所獲得之第二位址資訊來存取第三儲存區56，且獲得初始化程式(步驟S13)。接著，處理器10執行步驟S13中所獲得之初始化程式(步驟S14)。隨後，處理器10自保存於第二記憶體50之第二儲存區54中之第一資訊獲得對應於識別所接收中斷之中斷資訊之第一位址資訊(步驟S15)。
接著，處理器10將保存於第二儲存區54中之第一資訊寫回至第一儲存區52(步驟S16)。在此實施例中，處理器10使保存於第二儲存區54中之各條第一位址資訊與儲存於第一儲存區52中之中斷資訊(自另一觀點而言，包含於第二資訊中之中斷資訊)相關聯。接著，處理 器10將第一位址資訊寫回。自另一觀點而言，在此實施例中，處理器10將與包含於儲存於第一儲存區52中之第二資訊中之各條中斷資訊相關聯之第二位址資訊改寫為對應於中斷資訊之第一位址資訊(在發生由中斷資訊識別之一中斷時所執行之中斷處理程序之位址)。
例如，處理器10可經組態以在不執行步驟S15中之上文所描述程序之情況下在步驟S16中之上文所描述程序之後自寫回至第一儲存區52中之第一資訊獲得對應於所接收中斷之中斷資訊之第一位址資訊。即，只要處理器10自第二記憶體50獲得對應於所接收中斷之中斷資訊之第一位址資訊，則任何組態均可行。
在步驟S16中之上文所描述程序之後，處理器10存取(跳躍至)由步驟S15中之上文所描述程序中所獲得之第一位址資訊指定之第一記憶體20中之一區，且接著獲得儲存於該區中之中斷處理程序(對應於所接收中斷之中斷資訊之中斷處理程序)(步驟S17)。接著，處理器10執行所獲得之中斷處理程序(步驟S18)。
在此實施例中，描述一例示性組態，其中根據儲存於第二記憶體50之第一儲存區52中之資訊而判定在一中斷之後由處理器10執行之一程式。此不應被解釋為意指限制。例如，存在一處理器，其根據記錄於該處理器內之一暫存器中之資訊而判定待在一中斷之後執行之一程式。此類型之處理器能夠在該處理器轉變為使該處理器等待一中斷之閒置狀態時在保存程序中將記錄於該暫存器中之一中斷程式之一位址(第一資訊)保存至第二記憶體50中。相應地，實施例可為一組態，其中使用一方法來改變在一中斷之後由一處理器執行之一程式，但不改變儲存於第二記憶體50之第一儲存區52中之資訊。
即，實施例不受限於其中第一儲存單元(第一儲存區52)及第二儲存單元(第二儲存區54)設置於第二記憶體50中之組態，諸如上文所描述之實施例。第一儲存單元於其內儲存第一資訊，其中中斷資訊與第 一位址資訊相關聯，而第二儲存單元用來保存儲存於第一儲存單元中之第一資訊。實施例可為其中第一儲存單元及第二儲存單元之至少一者設置於除第二記憶體50之外一位置(例如設置於一處理器內)中之一組態。
如上文所描述，在此實施例中，當轉變為閒置狀態時，電力供應控制器40進行控制以停止將電力供應至第一記憶體20。另一方面，在其中處理器10在閒置狀態中接收一中斷之情況中，電力供應控制器40進行控制以開始將電力供應至第一記憶體20，且處理器10初始化第一記憶體20以將第一記憶體20設定為使第一記憶體20可存取自處理器之一狀態。此實施例抑制供應至閒置狀態中之第一記憶體20之電力以因此提供減少資訊處理裝置100之電力消耗之一有利效應。
在此實施例中，即使在轉變為閒置狀態時切斷至第一記憶體20之電力，但在回應於一中斷而恢復時初始化第一記憶體20。此允許採用即使切斷電力亦不會丟失其內之資訊之同步非揮發性記憶體(諸如MRAM)作為第一記憶體20。更具體而言，當轉變為閒置狀態時，處理器10將儲存至第一儲存區52中之第一資訊(使中斷資訊與第一位址資訊相關聯之資訊，當儲存發生一中斷時所執行之中斷處理程序時，該第一位址資訊指定第一記憶體20中之一區)保存至第二儲存區54中。接著，處理器10將第二資訊(其中各條中斷資訊與用於初始化之中斷處理程序之位址(第二位址資訊)相關聯)儲存於第一儲存區52中。當在閒置狀態中接收一中斷時，處理器10自第一儲存區52中之第二資訊獲得用於初始化之中斷處理程序之位址，該位址與所接收中斷之中斷資訊相關聯。接著，處理器10使用用於初始化之中斷處理程序之所獲得位址來存取第三儲存區56且獲得初始化程式，且執行所獲得之初始化程式。上文所描述之組態允許在回應於一中斷而再次接通電力時(在重新開始時)初始化第一記憶體20。
雖然在上文所描述之實施例中一同步非揮發性記憶體用作為第一記憶體20，但此不應被解釋為意指限制。一同步揮發性記憶體(諸如SDRAM及DDR)可用作為第一記憶體。簡言之，任何種類之同步記憶體可用作為第一記憶體20。例如，假定：一第一記憶體用作暫時性保存用於由處理器10執行之程序之資料之一記憶體，且主記憶體包含該第一記憶體及一同步揮發性記憶體(被稱為一第三記憶體)，該同步揮發性記憶體儲存用於由處理器10執行之程序之資訊(不會被丟失之資料或程式)。就此組態而言，可採用以下組態。當轉變為閒置狀態時，電力供應控制器停止將電力供應至該第一記憶體，且控制供應至該第三記憶體之電力以便供應比作用狀態中之電力低之電力。另一方面，當處理器在閒置狀態中接收一中斷時，電力供應控制器恢復至該第一記憶體之電力供應，控制供應至該第三記憶體之電力以便使電力之一值恢復至作用狀態中之電力值，且處理器初始化該第一記憶體。此組態亦允許抑制由閒置狀態中之該第一記憶體消耗之電力以因此減少電力消耗。
任何種類之裝置(諸如一PC、一行動電話及一平板終端機)可用作為上文所描述之資訊處理裝置100。
藉由執行一預定控制程式而實現處理器10之上文所描述之各種功能之各者。相比而言，該控制程式可儲存於耦合至一網路(諸如網際網路)之一電腦中以經由該網路而下載及提供該控制程式。亦可經由諸如網際網路之一網路而提供或分佈上文所描述之控制程式。替代地，上文所描述之控制程式可初步嵌入於一ROM或其他媒體中以便使其被提供。
根據上文所描述之至少一實施例之資訊處理裝置，該資訊處理裝置包含一處理器、一第一記憶體及一電力供應控制器。該處理器經組態以執行一程式。該第一記憶體經組態以於其內儲存該程式。該電 力供應控制器經組態以在該處理器轉變為使該處理器等待一中斷之一閒置狀態時停止將一電力供應至該第一記憶體且在該處理器於該閒置狀態中接收該中斷時開始將該電力供應至該第一記憶體。當該處理器在該閒置狀態中接收該中斷時，該處理器執行該第一記憶體之初始化以將該第一記憶體設定為使該第一記憶體可存取自該處理器之一狀態。因此，可減少電力消耗。
雖然已描述某些實施例，但此等實施例僅以舉例方式呈現且並非意欲限制本發明之範疇。其實，本文所描述之新穎實施例可以各種其他形式體現；此外，可在不脫離本發明之精神之情況下對本文所描述實施例之形式作出各種省略、取代及改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟

Claims (7)

  1. 一種資訊處理裝置，其包括：一處理器，其經組態以執行一程式；一第一記憶體，其經組態以於其內儲存該程式；及一電力供應控制器，其經組態以在該處理器轉變為使該處理器等待一中斷之一閒置狀態時停止將一電力供應至該第一記憶體，及在該處理器於該閒置狀態中接收該中斷時開始將該電力供應至該第一記憶體，其中當該處理器在該閒置狀態中接收該中斷時，該處理器執行該第一記憶體之初始化以將該第一記憶體設定為使該第一記憶體可存取自該處理器之一狀態。
  2. 如請求項1之裝置，其進一步包括：一第二記憶體，其經組態以於其內儲存一初始化程式以執行該初始化；及一第一儲存單元，其經組態以於其內儲存第一資訊，其中中斷資訊與第一位址資訊彼此相關聯，該中斷資訊識別該中斷之一類型，該第一位址資訊指定該第一記憶體中儲存一中斷程式之一區，該中斷程式在發生由該中斷資訊識別之一中斷時被執行；及一第二儲存單元，其中當該處理器轉變為該閒置狀態時，該處理器將儲存於該第一儲存單元中之該第一資訊保存至該第二儲存單元中，且將第二資訊儲存於該第一儲存單元中，在該第二資訊中，該中斷資訊與第二位址資訊彼此相關聯，該第二位址資訊指定該第二記憶 體內將儲存該初始化程式之一區。
  3. 如請求項2之裝置，其中當該處理器在該閒置狀態中接收該中斷時，該處理器自儲存於該第一儲存單元中之該第二資訊獲得與該所接收中斷之該中斷資訊相關聯之該第二位址資訊、藉由使用該所獲得之第二位址資訊來存取該第二記憶體而獲得該初始化程式、執行該所獲得之初始化程式、及將保存於該第二儲存單元中之該第一資訊寫回至該第一儲存單元。
  4. 如請求項3之裝置，其中該處理器獲得對應於該所接收中斷之該中斷資訊之該第一位址資訊、藉由存取由該第一記憶體中之該所獲得第一位址資訊指定之該區而獲得對應於該所接收中斷之該中斷資訊之該中斷程式、及執行該所獲得之中斷程式。
  5. 如請求項2至4中任一項之裝置，其中該第一儲存單元與該第二儲存單元設置於該第二記憶體中。
  6. 如請求項1之裝置，其中該第一記憶體於其內儲存待於發生該中斷時執行之一中斷程式，及在該處理器完成該初始化之後，該處理器自該第一記憶體獲得用於該所接收中斷之該中斷程式且執行該所獲得之中斷程式。
  7. 一種電腦程式產品，其包括一電腦可讀媒體，該電腦可讀媒體包含由一電腦執行之程式化指令，該電腦包含：一處理器，其經組態以執行一程式；一第一記憶體，其經組態以於其內儲存該程式；及一電力供應控制器，其經組態以在該處理器轉變為使該處理 器等待一中斷之一閒置狀態時停止將一電力供應至該第一記憶體，且在該處理器於該閒置狀態中接收該中斷時開始將該電力供應至該第一記憶體，該等指令在由該電腦執行時使該電腦執行：執行該第一記憶體之初始化以在該處理器於該閒置狀態中接收該中斷時將該第一記憶體設定為使該第一記憶體可存取自該處理器之一狀態。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5787852B2 (ja) 2012-09-07 2015-09-30 株式会社東芝 制御装置、情報処理装置、制御方法およびプログラム
JP5802637B2 (ja) 2012-09-21 2015-10-28 株式会社東芝 情報処理装置、情報処理方法およびプログラム
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JP6116941B2 (ja) 2013-02-28 2017-04-19 株式会社東芝 情報処理装置
JP6054203B2 (ja) 2013-02-28 2016-12-27 株式会社東芝 情報処理装置、デバイス制御方法及びプログラム
JP6087662B2 (ja) 2013-02-28 2017-03-01 株式会社東芝 制御装置、制御プログラム及び情報処理システム
JP2015064676A (ja) 2013-09-24 2015-04-09 株式会社東芝 情報処理装置、半導体装置、情報処理方法およびプログラム
JP6184891B2 (ja) 2014-03-12 2017-08-23 東芝メモリ株式会社 情報処理装置、半導体チップ、情報処理方法およびプログラム
WO2016001846A1 (en) * 2014-06-30 2016-01-07 Tigenix S.A.U. Mesenchymal stromal cells for treating sepsis
JP7013359B2 (ja) * 2018-11-02 2022-01-31 ルネサスエレクトロニクス株式会社 半導体装置及びデータ保持方法
US12073226B2 (en) 2020-02-24 2024-08-27 Intel Corporation Implementing external memory training at runtime

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05224952A (ja) * 1992-02-17 1993-09-03 Tokyo Electric Co Ltd 情報処理装置
JP4689087B2 (ja) * 2000-08-22 2011-05-25 キヤノン株式会社 情報処理装置及び省電力移行制御方法
JP4158569B2 (ja) * 2003-03-24 2008-10-01 富士ゼロックス株式会社 情報処理装置及び情報処理方法
US7081897B2 (en) * 2003-12-24 2006-07-25 Intel Corporation Unified memory organization for power savings
US20060181949A1 (en) * 2004-12-31 2006-08-17 Kini M V Operating system-independent memory power management
JP2009169871A (ja) * 2008-01-21 2009-07-30 Konica Minolta Business Technologies Inc 情報処理装置
JP4405567B2 (ja) * 2008-06-30 2010-01-27 シャープ株式会社 通信装置、通信装置の状態遷移方法および通信システム
JP2010044460A (ja) * 2008-08-08 2010-02-25 Renesas Technology Corp 電源制御装置、計算機システム、電源制御方法、電源制御プログラムおよび記録媒体

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