TWI582578B - 具有永遠開啟處理器之系統單晶片 - Google Patents

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TWI582578B
TWI582578B TW104111309A TW104111309A TWI582578B TW I582578 B TWI582578 B TW I582578B TW 104111309 A TW104111309 A TW 104111309A TW 104111309 A TW104111309 A TW 104111309A TW I582578 B TWI582578 B TW I582578B
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吉爾伯特Ｈ 赫貝克
提摩西Ｊ 麥利特
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阿南德 達拉爾
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Description

具有永遠開啟處理器之系統單晶片
本文中所描述的實施例係關於系統單晶片(SOC)之領域，且更明確而言係關於SOC中之永遠開啟區塊。
消費者現在每天使用多種電子裝置。特定言之，行動裝置已變得普遍存在。行動裝置可包括手機、個人數位助理(PDA)、組合電話功能性及其他計算功能性(諸如各種PDA功能性及/或一般應用支援)之智慧型手機、平板電腦、膝上型電腦、迷你筆記型電腦(net top)、智慧型手錶、可穿戴電子裝置等。一般而言，行動裝置可為經設計以由使用者攜帶或由使用者穿戴的任何電子裝置。行動裝置通常經電池供電，以使得其可遠離諸如插座之恆定電源而操作。
許多行動裝置可大部分時間在「待用」模式下操作。在待用模式中，由於裝置不主動地向使用者顯示內容及/或不主動地為使用者執行功能性，所以裝置可看起來「關閉」。在待用模式中，裝置的大部分可實際上斷電。然而，在背景中，裝置可收聽電話呼叫或網路封包、檢查警報、對移動作出反應，等等。
因為行動裝置常常藉由有限供應器(例如，電池)操作，所以能量節省為裝置之關鍵設計考慮。包括系統單晶片(SOC)可有助於能量節省，此係因為裝置中所需要的多數功能性可包括於SOC中。在「待用」模式及其他低電力模式中，需要將SOC降低供電以消除洩漏電流 損失，該洩漏電流損失為現代積體電路技術中能量消耗之重要因素。另一方面，上文所提及的待用功能性中之一些需要SOC。
在實施例中，SOC包括一在SOC之剩餘部分斷電時保持獲得供電的組件。該組件可包括一經組態以捕獲來自各種裝置感測器之資料的感測器捕獲單元。所捕獲感測器資料可緩衝於組件內之記憶體中。在一些實施例中，該組件可進一步包括一處理器，其可篩選所捕獲感測器資料以搜尋可指示對於由裝置進行進一步處理的需要的型樣。若偵測到對於進一步處理之需要，則組件可喚醒(亦即，引起提高供電及重新程式化)SOC之剩餘部分以允許處理。在一些實施例中，在未主動地使用裝置之時間期間在仍支援感測器資料之捕獲的同時可減少電力/能量消耗。舉例而言，可在支援感測器資料捕獲的同時達成可經由在積體電路上整合該組件而獲得的電力/能量效率。組件可儲存用於SOC之其他組件的可程式化組態資料，以便在喚醒之後重新程式化該等其他組件。可程式化組態資料可匹配SOC最近降低供電(而組件保持獲得供電)時組件之狀態或可為喚醒所需之不同狀態。
在一些實施例中，組件可經組態以喚醒SOC內之記憶體控制器及至記憶體控制器之路徑兩者，以便寫入資料至記憶體及/或自記憶體讀取。SOC之剩餘部分可保持降低供電。以此方式，組件可在不喚醒其他組件(例如包括一或多個中央處理單元(CPU)處理器)的情況下利用較大主記憶體以儲存資料(例如感測器資料)以允許傳送。因為僅使所需要組件提高供電，所以可減少電力/能量消耗。
在一些實施例中，儲存可程式化組態資料及自組件還原該資料可在SOC中減少當自降低供電(例如睡眠)狀態再次提高供電時的延時。在一些實施例中，在一狀態(例如，組件中之處理器喚醒而SOC在睡眠中)下的資料處理可導致推測不久可需要較高電力/效能狀態。 SOC可推測性地轉變至該狀態，且因此若推測準確，則喚醒的延時可甚至更低。
10‧‧‧系統單晶片(SOC)
12‧‧‧記憶體
14‧‧‧中央處理單元(CPU)複合體
16‧‧‧永遠開啟組件
18A‧‧‧周邊組件/周邊裝置
18B‧‧‧周邊組件/周邊裝置
20‧‧‧感測器
22‧‧‧記憶體控制器
24‧‧‧虛線
26‧‧‧虛線
27‧‧‧通信網狀架構
30‧‧‧處理器(P)
32‧‧‧電力管理器(PMGR)
40‧‧‧處理器
42‧‧‧記憶體
44‧‧‧感測器捕獲模組(SCM)
46‧‧‧SOC重組態電路
48‧‧‧本端PMGR
50‧‧‧互連件
52‧‧‧SCM資料
54‧‧‧處理器程式碼/資料
56‧‧‧可程式化組態資料
60‧‧‧等待狀態
62‧‧‧捕獲狀態
64‧‧‧處理狀態
66‧‧‧記憶體存取狀態
68‧‧‧SOC開啟狀態
70‧‧‧關閉狀態
72‧‧‧SOC開啟狀態
74‧‧‧AO+記憶體狀態
76‧‧‧AO狀態
78‧‧‧非AO狀態
98A‧‧‧襯墊
98B‧‧‧襯墊
98C‧‧‧襯墊
98D‧‧‧襯墊
99‧‧‧部分
100‧‧‧唯讀記憶體(ROM)載入區塊
102‧‧‧低層級啟動區塊
104‧‧‧內核區塊
106‧‧‧重組態機制
108‧‧‧箭頭
150‧‧‧系統
154‧‧‧周邊裝置
156‧‧‧電力管理單元(PMU)
200‧‧‧電腦可存取儲存媒體
202‧‧‧永遠開啟組件程式碼
204‧‧‧CPU程式碼
206‧‧‧ROM載入程式碼
208‧‧‧低層級啟動程式碼
210‧‧‧內核程式碼
以下詳細描述參看現簡短描述之隨附圖式。
圖1為SOC之一項實施例的方塊圖。
圖2為SOC中之永遠開啟區塊之一項實施例的方塊圖。
圖3為用於圖2中所展示之永遠開啟區塊的狀態機之一項實施例之方塊圖。
圖4為用於圖2中所展示之永遠開啟區塊的狀態機之另一實施例之方塊圖。
圖5為說明在啟動或組態變化期間在SOC中之CPU上執行的軟體之一項實施例的操作之流程圖。
圖6為說明在重組態期間圖2中所展示之永遠開啟區塊的一項實施例之操作的流程圖。
圖7為說明在僅記憶體通信狀態中的SOC之一項實施例的方塊圖。
圖8為說明使用重組態方法之一項實施例的延時減少之方塊圖。
圖9為說明用於延時減少的推測性喚醒之一項實施例的方塊圖。
圖10為包括圖1中所展示之SOC的系統之一項實施例之方塊圖。
圖11為電腦可存取儲存媒體之一項實施例的方塊圖。
儘管本發明中所描述的實施例可容易具有各種修改和替代性形式，但在圖式中藉由實例來展示且本文中將詳細描述其特定實施例。然而應理解，該等圖式及對其之詳細描述並非意欲將實施例限於所揭示的特定形式，而正相反，本發明意欲涵蓋屬於所附申請專利範圍之精神及範疇內的所有修改、均等物及替代物。本文中所使用之標題僅為達成組織性目的，且不意欲用來限制此描述之範疇。如本申請案全 篇中所使用之詞語「可」係在允許意義(亦即，意謂有可能)而非強制意義(亦即，意謂必須)上使用。類似地，詞語「包括」意謂包括但不限於。
可將各種單元、電路或其他組件描述為「經組態以」執行一或多個任務。在此等內容脈絡中，「經組態以」係對結構之廣泛敍述，其大體上意謂「具有在操作期間執行該(該等)任務之電路」。因而，甚至在單元/電路/組件當前未開啟時，該單元/電路/組件仍可經組態以執行任務。一般而言，形成對應於「經組態以」之結構之電路可包括硬體電路。類似地，為便於描述，可將各種單元/電路/組件描述為執行一或多個任務。此等描述應解釋為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地意欲不援引35 U.S.C.§ 112(f)對彼單元/電路/組件之解釋。
本說明書包括對「一項實施例」或「一實施例」之提及。片語「在一項實施例中」或「在一實施例中」之出現未必指同一實施例，即使大體上涵蓋包括特徵之任何組合的實施例，，除非本文中明確地否認。可以與本發明相一致之任何合適方式來組合特定特徵、結構或特性。
現在轉至圖1，SOC 10之一項實施例之方塊圖經展示為耦接至記憶體12、至少一個感測器20及電力管理單元(PMU)156。如由名稱所暗示，SOC 10之組件可整合至單個半導體基板上，作為積體電路「晶片」。在一些實施例中，組件可被實施於系統中之兩個或兩個以上離散晶片上。然而，SOC 10將在本文中被用作實例。在所說明之實施例中，SOC 10之組件包括中央處理單元(CPU)複合體14、「永遠開啟」組件16、周邊組件18A至18B(更簡要地，「周邊裝置」)、記憶體控制器22、電力管理器(PMGR)32及通信網狀架構27。組件14、16、 18A至18B、22及32可皆耦接至通信網狀架構27。記憶體控制器22可在使用期間耦接至記憶體12。PMGR 32及永遠開啟組件16可耦接至PMU 156。PMU 156可經組態以供應各種電源電壓至SOC、記憶體12及/或感測器20。永遠開啟組件16可耦接至感測器20。在所說明之實施例中，CPU複合體14可包括一或多個處理器(圖1中之P 30)。處理器30可形成SOC 10之CPU。
永遠開啟組件16可經組態以當SOC 10之其他組件(例如，CPU複合體14、周邊裝置18A至18B及PMGR 32)降低供電時保持提高供電。更明確而言，只要SOC 10正在接收來自PMU 156之電力，永遠開啟組件16便可開啟。因此，永遠開啟組件為「永遠開啟」的意義在於：在SOC 10正在接收任何電力(例如在包括SOC 10之裝置在待用模式中或正主動地操作時)情況下永遠開啟組件可被供電，但當SOC 10不接收任何電力(例如在裝置完全關閉時)時永遠開啟組件可不被供電。在SOC 10之剩餘部分關閉時，永遠開啟組件16可支援某些功能，從而允許低電力操作。
在圖1中，分離永遠開啟組件16與其他組件之虛線24可指示永遠開啟組件16之獨立電力域。類似地，在所說明之實施例中，虛線26可表示記憶體控制器22之獨立記憶體控制器電力域。其他組件、組件之群組及/或子組件亦可具有獨立電力域。一般而言，電力域可經組態以獨立於其他電力域而接收供應電壓(亦即，通電)或不接收供應電壓(亦即，斷電)。在一些實施例中，可同時將不同供應電壓量值供應給電力域。可以多種方式提供獨立性。舉例而言，可藉由提供來自PMU 156之獨立供應電壓輸入，藉由在供應電壓輸入與組件之間提供電力開關及作為單元地控制給定域的電力開關，及/或以上之組合而提供獨立性。亦可存在比圖1中所說明之電力域更多的電力域。舉例而言，在一實施例中，CPU複合體14可具有獨立電力域(且每一CPU處 理器30亦可具有獨立電力域)。在一實施例中，一或多個周邊組件18A至18B可在一或多個獨立電力域中。
如圖1中所說明，永遠開啟組件16可耦接至至少一個感測器20(且可耦接至多個感測器20)。永遠開啟組件16可經組態以在SOC 10斷電時(除SOC 10通電時的時間以外)自感測器20讀取感測器資料。永遠開啟組件16可包括一用以緩衝感測器資料的記憶體(圖1中未示)，且除非記憶體(或其經分配以儲存感測器資料之一部分)填滿資料(或達到充滿度之臨限水準)，否則無需使SOC 10之剩餘部分提高供電。在一些實施例中，永遠開啟組件16亦可經組態以按某一方式處理感測器資料。舉例而言，永遠開啟組件16可經組態以篩選感測器資料。篩選資料大體上可指以下操作中之一或多者：搜尋指示感測器資料應由CPU複合體14中之處理器進一步處理的型樣或其他資料性質；操縱資料以偵測/移除資料中之雜訊；進一步處理看起來匹配型樣或其他性質之資料以消除誤判匹配；等等。
感測器20可為經組態以偵測或量測包括感測器的裝置之實體環境之態樣的任何裝置。舉例而言，感測器可包括一量測裝置之加速度的加速度計。加速度計可為定向的(量測在預定方向中之加速度)或向量的(量測多個維度之加速度並產生一指示加速度及其方向之向量)。多個定向加速度計可用於允許向量加速度感測以及定向加速度感測。感測器之另一實例可為陀螺儀(或陀螺)。陀螺儀可用於偵測裝置之取向及/或取向之改變。類似於加速度計，陀螺儀可為定向或多維的，及/或可使用多個定向陀螺儀。又一個感測器可為磁力計，其可用於量測磁性取向且因此可用於形成羅盤。在其他實施例中，羅盤功能性可嵌入在感測器中。另一感測器可為音訊偵測器(例如麥克風)。音訊偵測器可捕獲聲音並產生指示聲音之資料。另一感測器可為一偵測光或其他電磁能量之光偵測器。其他例示性感測器可包括偵測高度之高 度計、溫度感測器及/或壓力感測器。再一感測器可為使用者介面裝置，諸如按鈕、觸控式螢幕、鍵盤、指標裝置、相機，等等。可使用感測器之任何集合。
如上所述，永遠開啟組件16可經組態以在組件內之記憶體中緩衝資料。若緩衝器接近充滿，則永遠開啟組件16可經組態以喚醒記憶體控制器22以便將感測器資料寫入至記憶體12。在一些實施例中，永遠開啟組件16可經組態以將篩選該資料之結果寫入至記憶體12。在一些實施例中，永遠開啟組件16可在SOC 10之剩餘部分降低供電時執行其他處理任務。在此等任務存取記憶體12的情況下，永遠開啟組件16可經組態以喚醒記憶體控制器22。另外，永遠開啟組件16可經組態以喚醒通信網狀架構27之至少一部分(亦即，將永遠開啟組件16連接至記憶體控制器22之部分)。
藉由使用此僅記憶體通信模式，永遠開啟組件16可能夠在花費相對低數量的能量/電力的同時(因為SOC 10之剩餘部分保持降低供電)存取記憶體12並利用可用於記憶體12中的大量儲存空間。永遠開啟組件16可儲存用於記憶體控制器22之可程式化組態資料，使得永遠開啟組件16可在還原供電後立即程式化記憶體控制器22。亦即，永遠開啟組件16可經組態以按類似於作業系統將在包括SOC 10之裝置的啟動期間程式化記憶體控制器22之方式的方式程式化記憶體控制器22。在一項實施例中，由永遠開啟組件16儲存的可程式化組態資料可為當SOC 10(除永遠開啟組件16以外)最近降低供電時在記憶體控制器22中之組態資料。在另一實施例中，可程式化組態資料可為已知針對記憶體控制器22之任何先前組態及/或記憶體12之任何組態起作用的組態。已知良好組態可(例如)為對於永遠開啟組件16的記憶體存取具有可接受的效能之組態。
當SOC 10降低供電而永遠開啟組件16保持獲得供電時，降低供 電序列之一部分可為將記憶體12置於保持模式。舉例而言，對於記憶體12之動態隨機存取記憶體(DRAM)實施例，保持模式可為「自我再新」模式。在保持模式中，記憶體12可並非為外部可存取的，直至模式改變為止。然而，可保留記憶體12之內容。舉例而言，在自我再新模式中，DRAM可執行保持資料所需的週期性再新(當記憶體控制器22通電時，週期性再新通常由記憶體控制器22執行)。
在一些實施例中，永遠開啟組件16可進一步儲存用於SOC 10中之其他組件的可程式化組態資料。可程式化組態資料可反映在SOC 10之剩餘部分最近降低供電時該等組件之狀態。永遠開啟組件16可經組態以喚醒SOC 10以用於處理，且可用所儲存可程式化組態資料重新程式化組件。基於所儲存可程式化組態資料還原組件狀態之程序可被稱作重組態。再次，類似於上文所論述之僅記憶體通信模式，還原至組件之狀態可為在組件的最近降低供電時的狀態，或可為對於重新啟動SOC 10進行操作具有可接受效能的已知良好狀態。在後一情況下，在已完成重組態之後，狀態可經修改至較高效能狀態。
與以類似於冷啟動之方式還原SOC 10中之電力及接著初始化SOC 10及作業系統相比，使用永遠開啟組件16中之重組態功能性還原狀態可為一較低延時操作。在沒有永遠開啟組件16的情況下的初始化期間，作業系統發現SOC 10先前降低供電而系統狀態儲存在記憶體12中，並繞過一些初始化操作。然而該還原之延時大於所要延時。以下更詳細論述一項實施例之額外細節。
除PMGR 32至PMU 156之通信以外，永遠開啟組件16可經組態以與PMU 156通信。PMU 156與永遠開啟組件16之間的介面可允許永遠開啟組件16在PMGR 32降低供電時引起組件(例如記憶體控制器22，或SOC10之其他組件)提高供電。介面亦可允許永遠開啟組件16亦控制其自身電力狀態。
一般而言，組件可被稱作通電或斷電。若組件正在接收供應電壓使得其可根據設計操作，則組件可為通電的。若組件斷電，則其不接收供應電壓且不在操作中。若組件通電，則組件亦可被稱作提高供電，且若組件斷電，則其可被稱作降低供電。使組件提高供電可指供應供應電壓至一斷電之組件，且使組件降低供電可指終止供應電壓至組件的供應。類似地，任何子組件及/或SOC 10整體可被稱作提高供電/降低供電等。組件可為提供SOC 10內之指定功能並具有至SOC 10之剩餘部分的特定介面的電路之預定義區塊。因此，永遠開啟組件16、周邊裝置18A至18B、及CPU複合體14、記憶體控制器22及PMGR 32可各自為組件之實例。
若組件被提高供電且未經時脈閘控，則其可處於作用中。因此，例如，若CPU複合體14中之處理器處於作用中，則其可用於指令執行。在組件被斷電或處於另一低電力狀態中(其中在執行指令之前可經歷顯著延遲)的情況下，組件可非處於作用中。舉例而言，若組件需要鎖相迴路(PLL)之重設或重新鎖定，則即使其保持被供電，其仍可非處於作用中。組件亦可在經時脈閘控的情況下非處於作用中。時脈閘控可指提供給組件中之數位電路之時脈暫時「關閉」，從而防止自時控儲存裝置(諸如正反器、暫存器等)中之數位電路捕獲狀態的技術。
如上所述，CPU複合體14可包括可充當SOC 10之CPU之一或多個處理器30。系統之CPU包括執行系統之主控制軟體(諸如，作業系統)之處理器。通常，在使用期間由CPU執行之軟體可控制系統之其他組件以實現該系統之所要功能性。處理器亦可執行其他軟體，諸如，應用程式。應用程式可提供使用者功能性，且可依賴於作業系統進行較低層級裝置控制、排程、記憶體管理等。因此，處理器亦可被稱作應用程式處理器。CPU複合體14可進一步包括其他硬體，諸如，L2快取 記憶體及/或至系統之其他組件的介面(例如，至通信網狀架構27之介面)。
操作點可指用於CPU複合體14、永遠開啟組件16、SOC 10之其他組件等等的電源電壓量值與操作頻率之組合。操作頻率可為時控組件之時脈之頻率。操作頻率亦可被稱作時脈頻率或簡單地被稱作頻率。操作點亦可被稱作操作狀態或電力狀態。操作點可為可儲存在永遠開啟組件16中並當重組態發生時重新程式化至組件中的可程式化組態資料之一部分。
通常，處理器可包括經組態以執行在由處理器實施之指令集架構中定義的指令之任何電路及/或微碼。處理器可涵蓋作為系統單晶片(SOC 10)或其他層級的整合與其他組件一起實施於積體電路上的處理器核心。處理器可進一步涵蓋離散微處理器、整合至多晶片模組實施中的處理器核心及/或微處理器、實施為多個積體電路之處理器等。
記憶體控制器22可通常包括用於自SOC 10之其他組件接收記憶體操作及用於存取記憶體12以完成記憶體操作之電路。記憶體控制器22可經組態以存取任何類型之記憶體12。舉例而言，記憶體12可為靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)(諸如，同步DRAM(SDRAM)，包括雙資料速率(DDR、DDR2、DDR3、DDR4等)DRAM)。可支援DDR DRAM之低電力/行動版本(例如，LPDDR、mDDR等等)。記憶體控制器22可包括用於記憶體操作，用於將操作排序(及潛在地，重排序)及將操作提供至記憶體12之佇列。記憶體控制器22可進一步包括資料緩衝器以儲存等待寫入至記憶體的寫入資料及等待傳回至記憶體操作之來源的讀取資料。在一些實施例中，記憶體控制器22可包括一用以儲存最近存取之記憶體資料的記憶體快取區。舉例而言，在SOC實施中，記憶體快取區可藉由避免自記憶體12 重新存取資料(若預期該資料不久將被再次存取)來減少SOC中之電力消耗。與僅服務於某些組件的諸如L2快取記憶體或處理器中之快取記憶體的私用快取記憶體相對比，在一些情況下，記憶體快取區亦可被稱作系統快取記憶體。另外，在一些實施例中，系統快取記憶體不需要位於記憶體控制器22內。
周邊裝置18A至18B可為包括於SOC 10中之額外硬體功能性之任何集合。舉例而言，周邊裝置18A至18B可包括視訊周邊裝置，諸如，經組態以處理來自相機或其他影像感測器之影像捕獲資料之影像信號處理器、經組態以在一或多個顯示裝置上顯示視訊資料之顯示控制器、圖形處理單元(GPU)、視訊編碼器/解碼器、按比例調整器、旋轉器、摻合器，等等。周邊裝置可包括音訊周邊裝置，諸如，麥克風、揚聲器、至麥克風及揚聲器之介面、音訊處理器、數位信號處理器、混頻器等等。周邊裝置可包括用於在SOC 10外部之各種介面之介面控制器(例如，周邊裝置18B)，該等介面包括諸如通用串列匯流排(USB)、周邊組件互連(PCI)(包括PCI Express(PCIe))、串聯及並聯埠等等之介面。周邊裝置可包括網路連接周邊裝置，諸如，媒體存取控制器(MAC)。可包括任何硬體集合。
通信網狀架構27可為用於在SOC 10之組件間通信之任何通信互連件及協定。通信網狀架構27可基於匯流排，包括共用匯流排組態、縱橫制組態，及具有橋接器之階層式匯流排。通信網狀架構27亦可基於封包，且可為具有橋接器的階層式、縱橫制、點對點或其他互連件。
PMGR 32可經組態以控制向PMU 156請求之供應電壓量值。可存在由PMU 156產生之用於SOC 10之多個供應電壓。舉例而言，圖1中說明VCPU及VSOC。VCPU可為用於CPU複合體14之供應電壓。VSOC可通常為用於CPU複合體14外部之SOC 10之剩餘部分的供應電壓。舉例而 言，除用於其他組件之VSOC以外，亦可存在用於記憶體控制器電力域及永遠開啟電力域的獨立供應電壓。在另一實施例中，VSOC可服務於記憶體控制器22、永遠開啟組件16及SOC 10之其他組件，且可基於電力域使用電力閘控。在一些實施例中，可存在用於SOC 10之剩餘部分之多個供應電壓。在一些實施例中，亦可存在用於CPU複合體14及/或SOC 10中之各種記憶體陣列之記憶體供應電壓。記憶體供應電壓可與供應至邏輯電路之電壓(例如，VCPU或VSOC)一起使用，供應至邏輯電路之電壓可具有比確保穩固記憶體操作所需之電壓量值低的電壓量值。PMGR 32可受到直接軟體控制(例如，軟體可直接請求組件之提高供電及/或降低供電)及/或可經組態以監視SOC 10並判定各種組件何時應被提高供電或降低供電。
PMU 156通常可包括用以產生供應電壓並提供彼等供應電壓至系統之其他組件的電路，該等其他組件諸如SOC 10、記憶體12(圖1中之VMEM)、各種晶片外周邊組件(圖1中未示)(諸如顯示裝置、影像感測器、使用者介面裝置等等)。因此，PMU 156可包括可程式化電壓調節器、用以介接至SOC 10(且更特定言之，PMGR 32)以接收電壓請求的邏輯，等等。
應注意，SOC 10之組件之數目(及用於圖1中所展示之彼等組件之子組件之數目(諸如，在CPU複合體14內))可在實施例間變化。可存在比圖1中展示之數目多或少的每一種組件/子組件。
現在轉至圖2，展示永遠開啟組件16之一項實施例的方塊圖。在所說明之實施例中，永遠開啟組件16可包括處理器40、記憶體42、感測器捕獲模組(SCM)44、SOC重組態電路46、本端PMGR 48及互連件50。處理器40、記憶體42、SCM 44、SOC重組態電路46及本端PMGR 48耦接至互連件50。SCM 44亦可被稱作感測器捕獲單元或感測器捕獲電路。
當SOC 10包括於系統中時，感測器捕獲模組44可耦接至感測器20，且可經組態以自感測器20捕獲資料。在所說明之實施例中，感測器捕獲模組44可經組態以將捕獲之感測器資料寫入至記憶體42(SCM資料52)。記憶體42可(例如)為SRAM。然而，任何類型之記憶體可用於其他實施例中。
SCM資料52可儲存在由永遠開啟組件16預先分配以儲存捕獲之感測器資料的位置中。隨著位置被消耗，用以儲存捕獲之資料的可用記憶體之數量減少。感測器捕獲模組44可被程式化有水位線(watermark)或分配記憶體區域中的充滿度之其他指示(一般而言，例如「臨限值」)，且感測器捕獲模組44可經組態以喚醒記憶體控制器22以將捕獲之感測器資料寫入至記憶體12。或者，處理器40可經組態以將捕獲之感測器資料寫入至記憶體12。在此情況下，感測器捕獲模組44可經組態以喚醒處理器40。
處理器40可經組態以執行儲存在記憶體42中之程式碼(處理器程式碼/資料54)。程式碼可包括當經執行時引起處理器40實施各種功能的一系列指令。舉例而言，程式碼可包括可由處理器40執行以篩選SCM資料52(如上文所論述)的篩選程式碼。回應於偵測到SCM資料52中之所要型樣或其他資料屬性，處理器40可經組態以喚醒記憶體控制器22以更新記憶體12及/或喚醒SOC 10。
處理器程式碼/資料54可在包括SOC 10之裝置啟動時初始化。程式碼可儲存在SOC 10上之非揮發性記憶體中或裝置中之別處，且可(例如)載入至記憶體42中。諸如唯讀記憶體(ROM)之本端非揮發性記憶體亦可用於一些實施例中。
在一實施例中，與CPU複合體14中之CPU處理器30相比，處理器40可為較小的更具電力效率之處理器。因此，與CPU處理器30消耗的電力相比，處理器40處於作用中時可消耗較少電力。在一實施例中， 亦可存在與CPU處理器30相比較少的處理器40。
SOC重組態電路46可經組態以儲存用於記憶體控制器22及SOC 10之其他組件的可程式化組態資料56，以回應於將各種處於斷電狀態的組件再次提高供電而重新程式化該等組件。或者，可程式化組態資料56可儲存在記憶體42中，或記憶體42與SOC重組態電路46之組合中。組態資料56可由CPU處理器30寫入至電路46，例如作為程式化對應組件之部分。亦即，CPU處理器30(執行作業系統軟體，例如，作為裝置的啟動之一部分及/或在改變組態之其他時間)可將資料寫入至SOC重組態電路46。或者，在一些實施例中，SOC重組態電路46可具有監視並遮蔽組態狀態之硬體。在一些實施例中，可程式化組態資料56之至少一部分可經預定且可儲存在非揮發性記憶體(諸如ROM)中，而非寫入至記憶體42及/或SOC重組態電路46。
在一實施例中，SOC重組態電路46可包括經組態以處理可程式化組態資料56並在SOC 10再次提高供電之後將資料寫入至SOC 10中之對應組件的邏輯電路。可程式化組態資料56可包括待寫入之一系列暫存器位址及待寫入至彼等暫存器之資料。在一些實施例中，可程式化組態資料56可進一步包括讀取暫存器之讀取命令，例如輪詢一指示藉由各種寫入執行的初始化完成及/或對應狀態在組件中生效的預期值。預期值可為整個讀取值，或可為值的一部分(例如預期值可包括一值及一將在比較之前應用於讀取值的遮罩)。在一些實施例中，可程式化組態資料56可進一步包括用以讀取暫存器、修改讀取資料之一部分及將經修改資料寫回至暫存器的讀取-修改-寫入命令。舉例而言，第二遮罩可用於判定暫存器值之哪一部分待更新。當值被寫入至暫存器時，由第二遮罩遮蔽的暫存器之部分可不被更新。
在另一實施例中，SOC重組態電路46可包括另一處理器及儲存用於處理器之程式碼之對應記憶體(或程式碼亦可儲存在記憶體42中)。 程式碼當由處理器執行時可引起處理器用可程式化組態資料56組態SOC 10中之各種組件。程式碼可將上文所描述的輪詢特徵實施為程式碼自身之結構之一部分，或可程式化組態資料56可儲存欲輪詢之位址及預期值，類似於上述論述。在另一實施例中，處理器40可執行軟體以重新程式化SOC 10之組件。
可程式化組態資料56可包括用於記憶體控制器22之資料、用於SOC 10之其他組件的獨立資料，及用於當處理器40提高供電時重組態處理器40之獨立資料。當在SOC 10之剩餘部分降低供電的同時使記憶體控制器22提高供電時，可處理用於記憶體控制器22之資料。資料可包括用於記憶體控制器22之可程式化組態資料。在一實施例中，資料可進一步包括額外可程式化組態資料。舉例而言，可包括用於通信網狀架構27之可程式化組態資料。可包括用於永遠開啟組件16與記憶體控制器22之間的通信之無論哪些組件的可程式化組態資料。當使SOC 10之剩餘部分提高供電時，可處理用於其他組件之資料。類似地，當使處理器40提高供電時，可處理用於處理器40之可程式化組態資料。
在一些實施例中，SOC重組態電路46可經組態以在SOC 10之提高供電過程中的一個以上點處提供可程式化組態資料至SOC 10之組件。舉例而言，可靠近向通電的轉變之開頭(例如，在電源電壓穩定之後不久)提供某一可程式化重組態資料，且可更靠近向通電的轉變之末端提供其他可程式化重組態資料。此外，在一些實施例中，可程式化組態資料56可僅為待建立於SOC 10之組件中之可程式化組態的一部分。可程式化組態之剩餘部分可儲存於記憶體12中。舉例而言，在CPU處理器30上執行的作業系統軟體可在降低供電之前在記憶體12中捕獲可程式化組態。在CPU處理器30已自重設釋放並再次開始執行之後，可由SOC重組態電路46、其他硬體及/或作業系統軟體執行儲 存於記憶體12中的可程式化組態資料之還原。
本端PMGR 48可經組態成以總體上類似於用於SOC 10的圖1中之PMGR 32的方式處置永遠開啟組件16內之電力管理功能。永遠開啟組件16可支援多個電力狀態，且本端PMGR 48可輔助彼等狀態之間的轉變。本端PMGR 48可經組態以與PMU 156通信以支援狀態改變，以及作為喚醒各種組件或使各種組件睡眠之一部分管理供應電壓至SOC 10之各種組件的提供。
互連件50可包含用以在圖2中所展示之各種子組件之間傳輸通信以及經由通信網狀架構27與SOC 10之其他組件通信的任何互連件。在各種實施例中，按需要，互連件可包括上文關於圖1所論述的通信網狀架構27之實例中的任一者。
現在轉至圖3，展示可在永遠開啟組件16之一項實施例中實施的狀態機之一項實施例的方塊圖。在所說明之實施例中，狀態包括等待狀態60、捕獲狀態62、處理狀態64、記憶體存取狀態66及SOC開啟狀態68。藉由實線說明狀態之間的轉變，且藉由虛線指示某些額外可能轉變。圖3中並未說明所有可能轉變以避免混淆圖式。
圖3中所說明之狀態可按相對電力/能量消耗的次序，其中等待狀態60為最低電力狀態且SOC開啟狀態68為最高電力狀態。在等待狀態60中，永遠開啟組件16之子組件可經電力閘控或時脈閘控。舉例而言，在一實施例中，處理器40可經電力閘控且SCM 44可經時脈閘控。記憶體42可在保持模式中或可被正常供電。SOC重組態電路46及本端PMGR 48可經時脈閘控。可在子組件中使用時脈閘控及電力閘控之任何組合。
在等待狀態60中，永遠開啟組件16可基本上空閒。當感測器資料準備好由SCM 44自感測器20捕獲時，狀態機可自等待狀態60轉變至捕獲狀態62。在一項實施例中，永遠開啟組件16內之計時器(例如 看門狗計時器)(未在圖2中明確地展示)可週期性地引起自等待狀態60至捕獲狀態62之轉變。在此情況下，可或可不存在待捕獲之感測器資料。在一項實施例中，感測器可向永遠開啟組件16確證一信號以指示感測器資料可用於捕獲。在任一情況下，可執行至捕獲狀態62之轉變。
在所說明之實施例中，狀態機亦可直接自等待狀態60轉變至處理狀態64。若感測器經組態以將需要處理器支援(來自處理器40)發信給永遠開啟組件16，則可支援此轉變。對於實施該信號之實施例，該信號可與指示感測器資料可用的信號分開。該轉變可(例如)支援對感測器資料之快速處理(例如篩選)，或若需要SOC 10之快速喚醒(其可藉由在處理器40上執行之軟體管理)則可使用該轉變。舉例而言，按鈕或指示使用者需要與裝置互動的其他使用者介面裝置可為一將引起SOC 10之快速喚醒的事件。若處理器40在等待狀態60中經電力閘控，則自等待狀態60至處理狀態64之轉變可包括使處理器40提高供電，以及重設及初始化處理器40。在其他實施例中，自等待狀態60之轉變可通過捕獲狀態62，但不保持在捕獲狀態62中。此實施可減少複雜性，而處理器40之喚醒時間稍微較長。
在捕獲狀態62中，SCM 44可處於作用中並可正在取樣來自感測器20中之一或多者的資料。SCM 44可將捕獲之感測器資料寫入至記憶體42(SCM資料52)。SCM 44亦可將額外資料寫入至記憶體42(SCM資料52)，諸如與捕獲之感測器資料相關聯的時戳、感測器識別符等等。任何所要的額外資料可儲存在記憶體42中。在一項實施例中，時戳可為由感測器20感測感測器資料的時間，其可在由SCM 44捕獲資料之前。或者，時戳可為由SCM 44進行感測器資料捕獲之時間。
SCM 44可偵測一或多個臨限值，SCM 44可經組態以在該等臨限值處喚醒處理器40以處理資料。臨限值可包括(例如)記憶體42中之 SCM資料52的相對充滿度、所獲取的感測器樣本之數目、自第一樣本以來經過之時間、未由樣本觸發的喚醒計時器、錯誤偵測等等。可使用一或多個臨限值之任何集合，且不同臨限值可用於不同感測器。若達到臨限值，則狀態機可自捕獲狀態62轉變至處理狀態64。或者，若感測器資料捕獲完成，則狀態機可自捕獲狀態62轉變至等待狀態60。
在處理狀態64中，處理器40可處於作用中並執行來自記憶體42(或出自處理器40之快取記憶體(若存在))之程式碼。程式碼可包括(例如)篩選程式碼。在處理狀態64期間，SCM 44可週期性地處於作用中以捕獲額外感測器資料，或可在處理狀態64中連續地處於作用中。在處理器40上執行的程式碼可判定其至少暫時已完成，並可引起轉變回至捕獲狀態62。或者，轉變可直接至等待狀態60(例如在SCM 44非處於作用中的情況下)。
程式碼亦可判定在處理狀態64中需要與記憶體12通信。舉例而言，與記憶體12之通信可用於將捕獲之感測器資料自記憶體42寫入至記憶體12，以利用記憶體12中之較大可用儲存空間。在一些實施例中，記憶體12亦可儲存可由處理器40執行的不可連續地儲存於記憶體42中之額外程式碼(例如額外篩選演算法)。在建立與記憶體12之通信之後，額外程式碼可由處理器40執行。舉例而言，額外程式碼可自記憶體12提取至記憶體42中及/或可由處理器40快取。回應於處理器40偵測到所捕獲感測器資料中之所要型樣或其他態樣，資料可自記憶體42寫入至記憶體12，且由CPU複合體14中之CPU處理器30進行的額外處理可被准許。資料可寫入至記憶體12，使得CPU處理器30可存取其。若需要與記憶體12之通信，則狀態機可轉變至記憶體存取狀態66。轉變可包括由SOC重組態電路46進行操作以程式化記憶體控制器22之狀態以及自永遠開啟組件16至記憶體控制器22之通信路徑。在一些實施例中，可啟動整個通信網狀架構27。在其他實施例中，可僅啟 動記憶體控制器22與永遠開啟組件16之間的通信所涉及的通信網狀架構27之部分。亦可使記憶體12脫離自我再新。在一實施例中，若記憶體控制器供應電壓由PMU 156管理，則在轉變中亦可涉及本端PMGR 48，本端PMGR 48請求使記憶體控制器22提高供電。
在記憶體存取狀態66中，記憶體控制器22可處於作用中且永遠開啟組件16可存取記憶體12。永遠開啟組件16(且更特定言之處理器40，在一實施例中)可經組態以產生對記憶體12之讀取及寫入操作，該等操作可經由互連件50及通信網狀架構27載運至記憶體控制器22。以類似方式，資料可由記憶體控制器22傳回(用於讀取)或由記憶體控制器22接收(用於寫入)。
處理器40可判定存取記憶體12之需要已結束，且可引起轉變回至處理狀態64。轉變可包括使記憶體12返回至自我再新模式，及使記憶體控制器22及通信網狀架構27降低供電。
處理器40亦可判定SOC 10待喚醒(例如以將處理交遞至CPU複合體14)。狀態機可自記憶體存取狀態66轉變至SOC開啟狀態68。轉變可包括本端PMGR 48向PMU 156請求對SOC 10提高供電且可包括SOC重組態電路46根據組態資料56程式化各種組件。在一項實施例中，可支援直接自處理狀態64至SOC開啟狀態68的轉變。在此轉變中，亦可執行記憶體控制器22之提高供電及記憶體12自自我再新的脫離。或者，處理器40可偵測到需要轉變至SOC開啟狀態68但可經過記憶體存取狀態66以執行該轉變。
自SOC開啟狀態68，SOC 10(例如PMGR 32及/或在CPU處理器30上執行之軟體)可判定SOC 10應轉變至較低電力狀態。在一項實施例中，軟體可執行「擱置至RAM」操作，其中各種系統狀態(包括亦由組態資料56表示之狀態)係在使記憶體12置於自我再新中且SOC 10組件降低供電之前被寫入至記憶體12。因此，在返回至SOC開啟狀態68 時，可執行根據組態資料56的狀態重新程式化且接著軟體可基於儲存於記憶體12中的資料恢復執行。例如，與不包括永遠開啟組件16的情況相比，轉變可相對快速。在不包括永遠開啟組件16的情況下，軟體可開始正常冷啟動程序。在該程序中之某一點處，軟體可認識到擱置至RAM已發生，但在該程序中之該點處可能已執行了某種不必要的初始化處理。
通常，在狀態機亦處於較高電力狀態中之任一者時，亦可執行在較低電力狀態中執行的操作。舉例而言，在狀態機處在處理狀態64、記憶體存取狀態66及SOC開啟狀態68中時，亦可執行感測器資料捕獲(例如在狀態機處在該等其他狀態中的任一者時引起SCM 44捕獲資料的觸發條件中之一者出現的情況下)。類似地，處理器40可在處理狀態64、記憶體存取狀態66及SOC開啟狀態68中的任一者中處於作用中，且因此可在此等狀態中之任一者中處理資料。
若SOC 10關閉，則狀態機可自SOC開啟狀態68返回至記憶體存取狀態66(且可基於永遠開啟組件16中之其他活動而轉變至較低狀態)。或者，可基於在轉變發生時永遠開啟組件16中之當前活動執行自SOC開啟狀態68直接至狀態60、62、64或66中之任一者的轉變。
現轉向圖4，展示另一狀態機之方塊圖。可與圖3之狀態機一致地實施圖4中之狀態機。在所說明之實施例中，狀態機包括關閉狀態70、SOC開啟狀態72、AO+記憶體狀態74、AO狀態76及非AO狀態78。在此內容脈絡中，AO可為永遠開啟之縮寫字。
關閉狀態70可為至SOC 10之所有電力關閉的狀態，諸如當包括SOC 10之裝置完全關閉時。因此，狀態機可回應於接通至SOC 10之電力而自關閉狀態70轉變(例如至SOC開啟狀態72)。可執行SOC 10之重設，且接著SOC 10可繼續啟動。狀態機可回應於將SOC 10完全斷電而自SOC開啟狀態72轉變至關閉狀態70。斷電可發生於在CPU 30上 執行的軟體已將任何所要狀態自記憶體12儲存至非揮發性記憶體，關閉裝置可具有的各種連接(例如，無線及/或有線網路連接、無線電話連接，等等)，且已以其他方式使裝置準備好有序關機之後。雖然轉變在圖4中係自SOC開啟狀態72至關閉狀態70，但在其他實施例中可支援自其他狀態至關閉狀態70的轉變。
在SOC開啟狀態72中，SOC 10可在完全操作中。在SOC開啟狀態72中，SOC 10之各種組件可按需要通電或斷電，但SOC 10總體上通常可被視為處於作用中。SOC開啟狀態72可對應於圖3之實施例中的SOC開啟狀態68。
在SOC開啟狀態72中，在CPU複合體14上執行的軟體可判定SOC 10應進入低電力狀態(例如睡眠)。在一實施例中，軟體可執行「擱置至RAM」操作，其中各種SOC狀態在使SOC 10降低供電之前被寫入至記憶體12。記憶體12可被置於一「自我再新」模式中，在該模式中記憶體維持記憶體內容但在至記憶體控制器22之記憶體介面上並未處於作用中。PMGR 32可傳達降低供電命令至PMU 156以引起SOC 10中之除記憶體控制器22、網狀架構27(或其用於在記憶體控制器22之間通信的部分)及永遠開啟組件16以外的組件降低供電。或者，本端PMGR 48可傳輸降低供電命令。狀態機可轉變至AO+記憶體狀態74。在一些實施例中，亦可支援自SOC開啟狀態72至AO狀態76的轉變。或者，自SOC開啟狀態72至AO狀態76之轉變可經過AO+記憶體狀態74。亦即，若目標狀態為AO狀態76，則可進行至AO+記憶體狀態74之轉變，後續接著至AO狀態76之轉變。
在AO+記憶體狀態74中，記憶體控制器22、通信網狀架構27(或至永遠開啟組件16之部分)及永遠開啟組件16可處於作用中。AO+記憶體狀態74可對應於圖3中之記憶體存取狀態66。若引起SOC喚醒之事件被偵測到，則狀態機可轉變至SOC開啟狀態72(在各種實施例 中，經由與PMU 156及/或SOC 10中之電力開關的通信使SOC 10之其他組件提高供電，並經由SOC重組態電路46及/或根據記憶體12中之資料重組態組件)。
另一方面，永遠開啟組件16可判定記憶體存取完成並可去啟動記憶體控制器22(在將記憶體12置於保持模式(諸如自我再新)中之後)。記憶體控制器22可被降低供電且永遠開啟組件16可保持獲得供電。狀態機可轉變至AO狀態76。AO狀態76可對應於圖3中之處理狀態64、捕獲狀態62及等待狀態60中的任一者。若永遠開啟組件16判定再次需要記憶體存取(例如歸因於到達SCM資料52之各種臨限值或經由處理器40偵測到型樣/屬性)，則狀態機可轉變至AO+記憶體狀態76(向記憶體控制器22及通信網狀架構27供電，並經由SOC重組態電路46重組態記憶體控制器22及通信網狀架構27)。在一些實施例中，可支援自AO狀態76至SOC開啟狀態72的直接轉變，包括使記憶體控制器22、通信網狀架構27及SOC 10之其他組件提高供電，及經由SOC重組態電路46重組態彼等組件。
在一項實施例中，可支援非AO狀態78。非AO狀態78可為其中永遠開啟組件16被降低供電但記憶體12在保持模式中保持獲得供電的狀態。非AO狀態78可類似於「經典」的擱置至RAM狀態。自非AO狀態78返回至SOC開啟狀態72可包括軟體重組態SOC 10之組件，包括永遠開啟組件16。軟體可在CPU處理器30上執行。因此，自非AO狀態78至SOC開啟狀態72的轉變可包括基本啟動操作，直至軟體已初始化SOC 10且已偵測到記憶體12已儲存狀態。
接下來轉至圖5，展示一說明可在SOC 10上(例如藉由CPU處理器30)執行的軟體程式碼之一項實施例之操作的流程圖。可在包括SOC 10之裝置啟動時執行程式碼。可類似地在組件之可程式化組態的變化期間執行程式碼。在各種實施例中，在組態變化期間執行的程式碼可 為或可並非在啟動期間執行的相同程式碼。在其他實施例中，圖5中所展示之操作的部分可實施於硬體中。程式碼可包括當在處理器上執行時實施圖5中所說明之操作的指令。在一實施例中，實施圖5中所展示之操作的程式碼可為用於對應組件的驅動程式碼之一部分，且因此圖5中所說明之操作可在多個程式碼序列中實施。
程式碼可判定待程式化至組件中的組態參數(區塊80)。參數可基於發現組件及其能力。雖然因為SOC 10中之組件實施在硬體中所以其可為固定的，但程式碼可為通用的以在SOC 10之多個版本上執行。此外，SOC 10可包括於多個以不同方式設計之裝置中。所要參數可受SOC 10具現化於的特定裝置影響。
程式碼可將組態參數寫入至組件(區塊82)，從而程式化組件。若組態參數包括待在睡眠狀態或其他降低供電狀態之後對SOC 10重新供電時還原的資料(決策區塊84，「是」分支)，則程式碼可將組態參數寫入至可程式化組態資料56，因此遮蔽SOC重組態電路46中之狀態(區塊86)。在其他實施例中，SOC重組態電路46可經組態以自動地遮蔽所要狀態。
應注意，在一些實施例中，並非所有組態參數需要為在SOC 10的後續提高供電時還原至組件的重組態狀態之部分。舉例而言，在重組態時，可將設定並非與組件之基本通信所必需的各種可選特徵的參數設定成預設值。可在CPU 30上重新開始執行後，自記憶體12中的擱置至RAM狀態讀取此等可選參數以用於還原至組件。因此，此等參數無需為由SOC重組態電路46儲存的狀態之部分。此外，如先前所提及，在一些實施例中，寫入至SOC重組態電路46之參數可不同於在SOC 10降低供電時程式化至組件中的彼等參數。在此情況下，寫入至SOC重組態電路46之參數可為將回應於SOC 10之喚醒而重新程式化至組件中的彼等參數。
接下來轉至圖6，展示一流程圖，其說明回應於在永遠開啟組件16中判定SOC 10之一或多個組件將再次被提高供電的永遠開啟組件16之一項實施例之操作。舉例而言，圖6之操作可為至記憶體存取狀態66/AO+記憶體狀態74的轉變之部分，以還原記憶體控制器22及通信網狀架構27。圖6之操作可為至SOC開啟狀態68/SOC開啟狀態72的轉變之部分，以還原整個SOC 10中的組件。永遠開啟組件16可經組態以實施圖6中所展示之操作。
永遠開啟組件16可經組態以引起正被提高供電的組件之電力的還原(區塊90)。舉例而言，本端PMGR 48可經組態以請求PMU 156還原向SOC 10之一或多個供應電壓軌供應的供應電壓。或者，本端PMGR 48或永遠開啟組件16中之其他電路可經組態以控制SOC 10中之電力開關以還原對經電力閘控組件的供電。亦可使用PMU請求與電力開關控制之組合。
一旦供電已穩定且任何組件重設已完成，SOC重組態電路46便可經組態以用對應於組件之可程式化組態資料56程式化組件(區塊92)。SOC重組態電路46可經組態以讀取可程式化組態資料56並傳輸資料至組件，直至重組態完成為止(決策區塊94)。一旦重組態已完成(決策區塊94，「是」分支)，便可完成至新狀態(例如，記憶體存取狀態66或SOC開啟狀態68)的轉變。
傳輸可採取任何形式(例如，經程式化輸入/輸出(PIO)寫入、專用通信路徑、記憶體映射I/O寫入，等等)。除組態參數之寫入以外，一些實施例亦可支援可程式化重組態資料56中之其他資訊以自一組件判定狀態，其可形成重組態是否完成的判定之一部分(決策區塊94)。舉例而言，一系列組態參數寫入可被傳輸至一組件，後續接著輪詢讀取由該組件更新以指示(例如)完成或操作的就緒狀態的暫存器。
圖7為說明SOC 10之組件及在SOC 10之一項實施例中在記憶體存 取狀態66/AO+記憶體狀態74下哪些組件開啟或關閉的方塊圖。圖7中之交叉影線組件被斷電，同時非交叉影線組件被通電。圖7中亦說明的是各種襯墊98A至98D。襯墊可包括經組態以驅動SOC 10之插腳上之信號並接收來自插腳之信號的輸入/輸出驅動器/接收器電路。因此，襯墊98A至98D亦可接收供應電壓。在此實施例中，供記憶體控制器22與記憶體12通信的襯墊98C可被通電，同樣自永遠開啟組件16至各種感測器的襯墊98B可被通電。供PMGR 32與PMU 156通信之襯墊98D及用於周邊裝置18B之襯墊98A兩者皆可降低供電。或者，可使用單個襯墊結構，其中只要至少一個襯墊通電，全部襯墊便通電。
如圖7中所說明，記憶體控制器22及永遠開啟組件16可被提高供電，同時剩餘組件降低供電。另外，用於在永遠開啟組件16與記憶體控制器22之間通信的通信網狀架構27之部分99可被提高供電，同時通信網狀架構27之剩餘部分可降低供電。舉例而言，在一實施例中，通信網狀架構27可包括匯流排及電路之階層式集合，以將來自來源(諸如周邊裝置18A至18B、CPU複合體14及永遠開啟組件16)之異動投送至記憶體控制器22。網狀架構亦可攜載資料(至記憶體控制器22以用於寫入，來自記憶體控制器22以用於讀取)及自記憶體控制器22至來源的回應。在永遠開啟組件16與記憶體控制器22之間的階層式介面及電路之部分可被通電且其他部分可斷電。
圖8為說明一項實施例的使用重組態機制之延時減少之方塊圖。時間在圖8中自上而下增加，如由圖8之左手側的箭頭所說明。左邊為積體電路10之啟動序列，且右邊為根據本發明實施方案之重組態機制的重組態。
當最初使包括SOC 10之裝置提高供電時可執行啟動序列。因此，不存在儲存於記憶體12中之資料且SOC 10未經初始化(可程式化重組態資料56亦包括在內)。啟動序列包括唯讀記憶體(ROM)載入 100、低層級啟動102及內核104。ROM載入100可在CPU處理器30退出重設時開始，且可包括自ROM(例如安全ROM)讀取用於低層級啟動102之低層級啟動程式碼，解密及/或鑑認低層級啟動程式碼，以及起始低層級啟動程式碼。低層級啟動程式碼可發現SOC 10之各種組件並可初始化組件。通常，初始化之量、待初始化之組件，及藉由低層級啟動程式碼將組件初始化至的狀態可根據內核程式碼(內核區塊104)之設計來控制。亦即，低層級啟動程式碼可在系統/SOC 10中產生當內核程式碼執行其第一指令時被預期會就位的一狀態。內核程式碼可為作業系統之中心核心，其管理SOC 10之資源以供在系統中執行之各種應用程式使用。
當使用重組態機制再次提高供電時，可避免ROM載入100。重組態機制(區塊106)可具有與低層級啟動102相同之效應，但在一些情況下可比低層級啟動程式碼更快速。在最壞的情況下，重組態機制106可具有與低層級啟動102相同的延時。在重組態機制106結束時，內核104可準備好執行。藉由箭頭108指示使用重組態機制之延時減少。
在另一實施例中，可藉由自低層級啟動程式碼導出重組態程式碼並將該程式碼儲存於在提高供電事件之後可由CPU處理器30存取的位置中(例如，在非揮發性記憶體中，諸如SOC 10中或耦接至SOC 10之快閃記憶體)而實施重組態機制106。在提高供電及重設CPU處理器30之後，CPU處理器30可自重設釋放至一指向該位置之重設向量，使得重組態程式碼可被執行。重組態程式碼可以對內核之呼叫終止。
圖9為說明一項實施例的使用推測減少喚醒延時的方塊圖。通常，可在任何層級處(例如圖3與圖4之狀態之間的任何轉變)使用諸如圖9中所展示之推測以減少延時。雖然在推測性地提高供電電路及若推測不正確則再將其降低供電的過程中可能消耗一些電力，但適度準確的推測可為良好的電力/效能折衷。類似於圖8，在圖9中時間自上 而下增加。
在圖9中之左邊為在無推測的情況下執行的序列。永遠開啟組件16可收集N個感測器樣本(區塊110)。亦即，永遠開啟組件16可在等待狀態60與捕獲狀態62之間轉變N遍，每次捕獲感測器資料(其中N為正整數)。在此實例中，永遠開啟組件16可經程式化有臨限值N，使得在N個感測器樣本之後，狀態機轉變至處理狀態64(喚醒處理器40)。處理器40可處理感測器資料(區塊112)，但不偵測引起處理器40喚醒記憶體控制器22或SOC 10之其他部分的感測器資料之型樣或其他屬性。狀態機可返回至捕獲狀態62及/或等待狀態60。隨後，可收集另外N個感測器樣本(區塊114)，且處理器40可再次被喚醒並可處理感測器資料(區塊116)。在此情況下，處理器40可偵測到SOC 10應被喚醒使得CPU處理器30可進一步處理感測器資料或執行其他處理。因此，狀態機可轉變至SOC開啟狀態68/72，從而喚醒SOC 10並允許處理(區塊118)。
在圖9中之右側為用以減少開啟SOC 10之延時的推測之實例。類似於左邊之實例，在右側之實例可包括：永遠開啟組件16收集N個感測器樣本並喚醒處理器40(區塊120)，從而將狀態機轉變至處理狀態64。然而，在此情況下，由處理器40執行的程式碼不僅搜尋感測器資料中之指示需要立即SOC處理的型樣/屬性(例如類似於圖9之左側的區塊112及區塊116)，而且搜尋預測不久將需要SOC處理的型樣/屬性。在右側實例中，由處理器40執行的程式碼可預測需要SOC處理(區塊122)，且可引起狀態機轉變至SOC開啟狀態68/72(區塊124)。SCM 44亦可繼續並行捕獲感測器樣本。當偵測到將引起喚醒之型樣/屬性時，SOC 10可已準備好。與左邊之實例相比，可減少延時，由箭頭126所說明。若預測不正確(圖9中的錯誤預測)，則SOC 10可返回至睡眠(區塊128)。在此情況下，用於喚醒SOC 10之電力可已被浪費。
接下來轉至圖10，展示系統150之一項實施例之方塊圖。在所說明實施例中，系統150包括耦接至一或多個周邊裝置154及外部記憶體12之SOC 10之至少一個例項。提供將供應電壓供應至SOC 10以及將一或多個供應電壓供應至記憶體12及/或周邊裝置154之PMU 156。在一些實施例中，可包括SOC 10之一個以上例項(且亦可包括一個以上記憶體12)。
視系統150之類型而定，周邊裝置154可包括任何所要電路。舉例而言，在一項實施例中，系統150可為行動裝置(例如，個人數位助理(PDA)、智慧型手機，等)，且周邊裝置154可包括用於各種類型之無線通信(諸如，wifi、藍芽、蜂巢式、全球定位系統，等)的裝置。周邊裝置154亦可包括額外儲存器，包括RAM儲存器、固態儲存器，或磁碟儲存器。周邊裝置154可包括諸如顯示螢幕之使用者介面裝置，包括觸控顯示螢幕或多點觸控顯示螢幕、鍵盤或其他輸入裝置、麥克風、揚聲器，等等。在圖1之實施例中，周邊裝置154可包括感測器20。在其他實施例中，系統150可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、迷你筆記型電腦，等等)。
外部記憶體12可包括任何類型之記憶體。舉例而言，外部記憶體12可為SRAM、動態RAM(DRAM)(諸如，同步DRAM(SDRAM)、雙資料速率(DDR、DDR2、DDR3等)SDRAM、RAMBUS DRAM、DDR DRAM之低電力版本(例如，LPDDR、mDDR等)等)。外部記憶體12可包括記憶體裝置安裝至之一或多個記憶體模組，諸如，單排直插記憶體模組(SIMM)、雙排直插記憶體模組(DIMM)等。替代地，外部記憶體12可包括按疊層晶片或疊層封裝實施方案安裝於SOC 10上之一或多個記憶體裝置。
圖11為展示電腦可存取儲存媒體200之一項實施例之方塊圖。一般而言，電腦可存取之儲存媒體可包括可由電腦在使用期間存取以將 指令及/或資料提供至電腦之任何儲存媒體。舉例而言，電腦可存取儲存媒體可包括諸如磁性媒體或光學媒體之儲存媒體，例如，磁碟(固定式或可抽取式)、磁帶、CD-ROM、DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW，或藍光(Blu-Ray)。儲存媒體可進一步包括揮發性或非揮發性記憶體媒體，諸如RAM(例如，同步動態RAM(SDRAM)、Rambus DRAM(RDRAM)、靜態RAM(SRAM)，等等)、ROM或快閃記憶體。儲存媒體可實體上包括於儲存媒體提供指令/資料所至的電腦內。或者，儲存媒體可連接至電腦。舉例而言，儲存媒體可經由網路或無線鏈路(諸如網路附接儲存)連接至電腦。儲存媒體可經由周邊介面(諸如通用串列匯流排(USB))連接。一般而言，電腦可存取儲存媒體200可以非暫時性方式儲存資料，其中在此內容脈絡中非暫時性可指不在信號上傳輸指令/資料。舉例而言，非暫時性儲存器可為揮發性(且可回應於降低供電而失去儲存之指令/資料)或非揮發性的。
圖11中之電腦可存取儲存媒體200可儲存永遠開啟組件程式碼202。永遠開啟組件程式碼202可包括當由處理器40執行時實施以上針對程式碼所述的操作的指令。永遠開啟組件程式碼202可(例如)包括圖2中所展示之處理器程式碼54。圖11中之電腦可存取儲存媒體200可進一步包括CPU程式碼204。CPU程式碼204可包括ROM載入程式碼206、低層級啟動程式碼208及/或內核程式碼210。每一程式碼可包括當經執行時實施經指派給(例如)ROM載入區塊100、低層級啟動區塊102及內核區塊104之操作的指令。一載體媒體可包括電腦可存取儲存媒體以及諸如有線或無線傳輸之傳輸媒體。
對於熟習此項技術者而言，一旦已完全瞭解上述揭示內容，眾多變化及修改便將變得顯而易見。預期將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
10‧‧‧系統單晶片(SOC)
12‧‧‧記憶體
14‧‧‧中央處理單元(CPU)複合體
16‧‧‧永遠開啟組件
18A‧‧‧周邊組件/周邊裝置
18B‧‧‧周邊組件/周邊裝置
20‧‧‧感測器
22‧‧‧記憶體控制器
24‧‧‧虛線
26‧‧‧虛線
27‧‧‧通信網狀架構
30‧‧‧處理器(P)
32‧‧‧電力管理器(PMGR)
156‧‧‧電力管理單元(PMU)

Claims (20)

  1. 一種積體電路，其包含：複數個組件；及一第一組件，其耦接至該複數個組件，其中該第一組件經組態以在該複數個組件斷電時保持通電，且該第一組件經組態以耦接至包括該積體電路的一系統中之至少一個感測器，其中該第一組件包括一處理器、一感測器捕獲電路及一記憶體，其中該感測器捕獲電路經組態以自該至少一個感測器捕獲該記憶體中之感測器資料之N個樣本(samples)，其中N係一正整數，且其中該處理器經組態以在該複數個組件降低供電之一時間期間對所捕獲之感測器資料之該N個樣本執行處理。
  2. 如請求項1之積體電路，其中該處理器經組態以篩選該記憶體中的所捕獲之感測器資料之該N個樣本。
  3. 如請求項2之積體電路，其中該第一組件經組態以回應於該處理器在該篩選期間偵測到所捕獲之感測器資料之該N個樣本中的一預定狀態而引起該複數個組件通電。
  4. 如請求項1之積體電路，其中該第一組件經組態以在複數個電力狀態下操作，且其中該複數個電力狀態中之一第一電力狀態包括在該處理器非處於作用中時該感測器捕獲電路通電且捕獲感測器資料。
  5. 如請求項4之積體電路，其中該複數個電力狀態中之一第二電力狀態包括該處理器處於作用中以執行該處理。
  6. 如請求項5之積體電路，其中該第一組件經組態以回應於該記憶體中的該捕獲之感測器資料到達一預定數量而自該第一電力狀態轉變至該第二電力狀態。
  7. 如請求項4之積體電路，其中該複數個電力狀態中之一第二電力狀態包括該感測器捕獲電路及該處理器非處於作用中。
  8. 如請求項7之積體電路，其中該第一組件經組態以回應於感測器資料可用於讀取而自該第二電力狀態轉變至該第一電力狀態。
  9. 一種方法，其包含：在一積體電路中之複數個組件之一剩餘部分降低供電之一時間期間向該複數個組件中之一第一組件供電；及在該複數個組件中之該剩餘部分降低供電之該時間期間，該第一組件：利用該第一組件中之一感測器捕獲單元及該第一組件中之一記憶體，自耦接至該積體電路之至少一個感測器捕獲感測器資料之N個樣本，以儲存由該感測器捕獲單元所捕獲之該等樣本，其中N係一整數；及在該第一組件中之一處理器中處理所捕獲之感測器資料之該N個樣本。
  10. 如請求項9之方法，其進一步包含在該複數個組件之該剩餘部分降低供電之該時間期間，回應於對所捕獲之感測器資料之該N個樣本的該處理而使複數個組件之該剩餘部分提高供電。
  11. 如請求項9之方法，其中該處理包含：篩選所捕獲之感測器資料之該N個樣本。
  12. 如請求項11之方法，其中該第一組件經組態以在複數個電力狀態下操作，且其中該捕獲出現在該複數個電力狀態中之一第一電力狀態下，且其中該篩選出現在該複數個狀態中之一第二電力狀態下，其中該方法進一步包含：偵測到所捕獲之感測器資料之該N個樣本準備用於篩選；及回應於該偵測而自該第一電力狀態轉變至該第二電力狀態。
  13. 如請求項12之方法，其中該第一組件經進一步組態以當空閒時在一第三電力狀態下操作，其中該方法進一步包含：偵測到感測器資料之該N個樣本準備用於捕獲；及回應於該偵測而自該第三電力狀態轉變至該第一電力狀態。
  14. 如請求項13之方法，其中該第一狀態包含該感測器捕獲單元處於作用中及該處理器非處於作用(inactive)中，其中轉變至該第二電力狀態包含啟動該處理器以執行該篩選。
  15. 如請求項14之方法，其中該第三電力狀態包含該處理器及該感測器捕獲單元非處於作用中，其中轉變至該第一電力狀態包含啟動該感測器捕獲模組。
  16. 如請求項13之方法，其進一步包含回應於完成該感測器資料之該捕獲而自該第一電力狀態轉變至該第三電力狀態。
  17. 如請求項13之方法，其進一步包含回應於完成該篩選而自該第二電力狀態轉變至該第一電力狀態及該第三電力狀態中的一者。
  18. 一種系統，其包含：至少一個感測器；及一系統單晶片(SOC)，其包含一中央處理單元(CPU)複合體、一記憶體控制器，及當該SOC之包括該CPU複合體及該記憶體控制器的一剩餘部分斷電時通電的一組件，其中該組件耦接至該感測器，且經組態以自該感測器捕獲資料並在該SOC之該剩餘部分斷電的一時間期間處理該捕獲之資料，其中該組件包含一處理器、一感測器捕獲電路及一記憶體，其中該感測器捕獲電路經組態以自該至少一個感測器捕獲該記憶體中之感測器資料之N個樣本，其中N係一正整數，且其中該處理器經組態以在該複數個組件降低供電之一時間期間對所捕獲之感測器資料之該N個樣 本執行處理。
  19. 如請求項18之系統，其中該感測器為一加速度計。
  20. 如請求項18之系統，其中該感測器為一陀螺儀。
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