TWI512760B - 半導體記憶體裝置及其驅動方法 - Google Patents

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半導體記憶體裝置及其驅動方法
本發明係關於一種半導體設計技術，且特定而言，係關於一種半導體記憶體裝置之一列路徑設計。更特定而言，本發明係關於一種負字線驅動技術。
本發明主張分別於2008年8月21日及2009年8月20日提出申請之韓國專利申請案第10-2008-0081989號及第10-2009-0077212號之優先權，該等申請案以全文引用之方式併入本文中。
一半導體記憶體裝置可由形成基本單元之一記憶體胞群組組態。將大量記憶體胞排列成一矩陣形式。形成為一代表性半導體記憶體裝置之一動態隨機存取記憶體(DRAM)之一記憶體胞包含一個NMOS電晶體及一個電容器。
圖1係圖解說明一習用DRAM胞之一組態之一電路圖。
參照圖1，該DRAM胞之一NMOS電晶體T具有連接至一字線WL之一閘極，及連接至一位元線BL之一源極。該DRAM胞之一電容器C具有連接至該NMOS電晶體T之一汲極之一儲存節點，及連接至一胞板極電壓端子之一板極節點。
藉由一列位址選擇該字線WL以選擇並啟動一對應記憶體胞之一信號線。當選擇某一字線WL時，將一高電壓位準(VPP)施加至該選定 字線WL，以便導通連接至該字線WL之一胞電晶體T。一主要資料傳送經由在一電容器C之一儲存節點與作為一信號線之一位元線之間共享之電荷而發生，經由該信號線輸入或輸出資料。此係DRAM之一基本活動作業。
在DRAM之一預充電作業中，在活動作業中選擇之字線WL改變至一接地電壓位準(VSS)。因此，關斷胞電晶體T且將資料儲存於該電容器C之儲存節點中。
同時，由於即使未被選擇DRAM之記憶體胞仍具有一洩漏電流，因此在過去某一時間之後可丟失所儲存之資料。為防止資料丟失，需要以預定時間間隔執行一再新作業以放大及恢復儲存節點之資料。
花費在儲存節點處實體上丟失資料上的一特性時間稱為一再新特性。由於一DRAM製造製程之整合程度得到改良，因此一記憶體胞與其毗鄰部分之間的間隔逐漸變窄，從而導致在一儲存節點處之一洩漏電流之增加。另外，由於一儲存節點本身之一電容變小，因此該再新特性進一步發生降級。
同時，可使用一種增加一胞電晶體之一臨限電壓之方法以減小該胞電晶體處之一洩漏電流。然而，若該胞電晶體之該臨限電壓增加，則將資料儲存於儲存節點中所花費之時間增加。
一負字線方案可改良再新特性，而不使將資料儲存於一儲存節點中所花費之時間之特性降級，此乃因藉由將一字線之一電位維持至低於在其中未選擇一字線之一預充電狀態中之一現有接地電壓位準(VSS)之一負電位而在不提高一胞電晶體的臨限電壓情形下使用該胞電晶體之一閘極-源極電壓(Vgs)關係來控制一洩漏電流。
然而，該負字線方案具有一缺點，其在於電流消耗根據一電位變化寬度(擺動寬度)之增加而增加。亦即，一選定字線係處於一外部高電壓位準(VPP)，且一未選字線係處於低於一接地電壓位準(VSS)之 一負字線電壓位準(VBBW)。因此，與未使用負字線方案之情形相比，字線之電位變化寬度增加。電流消耗增加。此外，產生該高電壓及該負字線電壓之一內部電壓電路必須管理大量電流。
若一位元線及一字線被短接，則電流消耗因應用該負字線方案而增加。同時，在具有一低臨限電壓之一電晶體(例如，FinFET)之情形下，已需要將該負字線方案應用於一整個胞陣列上。然而，在具有一凹陷式通道結構之一電晶體之情形下，並非總是需要將該負字線方案應用於全部胞上，此乃因一臨限電壓並未降低。
在此一結構中，若將該負字線方案應用於全部胞上，則可降低全部胞之一通道摻雜且因此可降低一通道臨限電壓。此意指即使降低了用作一字線驅動電壓之高電壓，電晶體仍具有一恰當電流驅動性。
然而，在此情形下，一通道電壓由於鄰近字線而波動之一鄰近閘極效應可變糟。亦即，若將一選定字線啟動至一高電壓位準，則由與該選定字線共享一作用區之一鄰近字線控制之一通道區經歷一大電壓升高，此乃因一溝槽摻雜藉由應用負字線方案而處於一極低狀態中。此使對應胞之一關斷特性降級，從而導致一洩漏電流之增加。
與具有一平面通道結構之一電晶體相比，具有一凹陷式通道結構之一電晶體可受到更嚴重的影響，此乃因一鄰近胞之一通道面向在旁邊通過之一字線。此外，與具有凹陷式通道結構之電晶體相比，具有一鞍形閘極結構之一電晶體可嚴重地影響一鄰近胞之一通道。
同時，由於技術之進步，字線之間的間隔變得更窄。在此情形下，一鄰近閘極效應正變為一更重要之顧慮。
本發明之一實施例係關於提供一種防止一負字線方案中之一鄰近閘極效應之半導體記憶體裝置，及一種用於驅動該半導體記憶體裝置之方法。
本發明之另一實施例係關於提供一種防止一負字線方案中之不必要電流消耗增加之半導體記憶體裝置，及一種用於驅動該半導體記憶體裝置之方法。
根據本發明之一態樣，提供一種半導體記憶體裝置，其具有複數個字線及一驅動器，該驅動器經組態以當該複數個字線中之一字線被一作用命令啟動時在將已啟動字線驅動至一高電壓位準之時間週期期間用不同字線驅動電壓位準驅動鄰近已啟動字線之至少一個未啟動字線及剩餘未啟動字線。
根據本發明之另一態樣，提供一種用於驅動一半導體記憶體裝置之方法，該方法包含在一預充電週期期間將包含複數個單元胞區塊之一記憶體胞區之子字線驅動至一接地電壓位準，及在一作用週期期間將鄰近一已啟動子字線之至少一個子字線選擇性地啟動至一負電壓位準。
根據本發明之又一態樣，提供一種用於驅動一半導體記憶體裝置之方法，該方法包含在一預充電週期期間將包含複數個單元胞區塊之一記憶體胞區之子字線驅動至一第一負電壓位準，及在一作用週期期間將鄰近一已啟動子字線之至少一個子字線選擇性地驅動至低於該第一負電壓位準之一第二負電壓位準，及將剩餘未啟動之子字線驅動至該第一負電壓。
根據本發明之又一態樣，提供一種用於驅動一半導體記憶體裝置之方法，該方法包含在一預充電週期期間將包含複數個單元胞區塊之一記憶體胞區之子字線驅動至一接地電壓位準，及在一作用週期期間將一已啟動子字線不屬於彼的單元胞區塊之子字線驅動至該接地電壓位準、將該已啟動子字線所屬的一單元胞區塊之未啟動子字線選擇性地驅動至一第一負電壓位準，及將該已啟動子字線所屬的該單元胞區塊之該等未啟動子字線中鄰近該已啟動子字線之至少一個子字線選 擇性地驅動至低於該第一負電壓位準之一第二負電壓位準。
根據本發明之又一態樣，提供一種用於驅動一半導體記憶體裝置之方法，該方法包含在一預充電週期期間將包含複數個單元胞區塊之一記憶體胞區之子字線驅動至一第一負電壓位準，及在一作用週期期間將一已啟動子字線不屬於彼的單元胞區塊之子字線驅動至該第一負電壓位準、將該已啟動子字線所屬的一單元胞區塊之未啟動子字線選擇性地驅動至低於該第一負電壓位準之一第二負電壓位準，及將該已啟動子字線所屬的單元胞區塊之未啟動子字線中鄰近該已啟動子字線之至少一個子字線選擇性地驅動至低於該第二負電壓位準之一第三負電壓位準。
根據本發明之又一態樣，提供一種半導體記憶體裝置，其包含：一主字線解碼器，其經組態以對一列位址之上部位元進行解碼以產生一主字線選擇信號；一子字線選擇線解碼器，其經組態以對該列位址之在該列位址中低於該等上部位元之位元進行解碼以產生一子字線選擇信號；一主字線驅動器，其經組態以回應於該主字線選擇信號而驅動複數個主字線；一子字線選擇線驅動器，其經組態以回應於該子字線選擇信號而驅動複數個子字線選擇線；一子字線關斷電壓線驅動器，其經組態以回應於該子字線選擇信號或該主字線選擇信號而用不同電壓位準來驅動複數個子字線關斷電壓線；及一子字線驅動器，其經組態以回應於該等主字線、該等子字線選擇線及該等子字線關斷電壓線上之信號而驅動複數個子字線。
根據本發明之又一態樣，提供一種半導體記憶體裝置，其包含：一主字線解碼器，其經組態以對一列位址之上部位元進行解碼以產生一主字線選擇信號；一子字線選擇選擇線解碼器，其經組態以對該列位址之在該列位址中低於該等上部位元之位元進行解碼以產生一子字線選擇信號；一主字線驅動器，其經組態以回應於該主字線選擇 信號而驅動複數個主字線；一子字線選擇線驅動器，其經組態以回應於該子字線選擇信號而驅動複數個子字線選擇線；一子字線關斷電壓線驅動器，其經組態以回應於對應於複數個單元胞區塊之複數個區塊作用信號而用不同電壓位準來驅動基於單元胞區塊而分配之複數個子字線關斷電壓線；及一子字線驅動器，其經組態以回應於該等主字線、該等子字線選擇線及該等該子字線關斷電壓線上之信號而驅動複數個子字線。
40‧‧‧主字線(MWL)解碼器
42‧‧‧子字線選擇線(FX)解碼器
44‧‧‧MWL驅動器
46‧‧‧FX驅動器
48‧‧‧子字線關斷電壓線(FXVSS)驅動器
90‧‧‧MWL解碼器
92‧‧‧FX解碼器
94‧‧‧MWL驅動器
96‧‧‧字線關斷電壓線(MWLVSS)驅動器
98‧‧‧FX驅動器
圖1係圖解說明一習用DRAM胞之一組態之一電路圖。
圖2A係解釋根據本發明一實施例之一胞陣列之一佈局圖。
圖2B係用於解釋根據本發明一第一實施例之一選擇性負字線方案之字線驅動電壓之一波形圖。
圖2C係用於解釋根據本發明一第二實施例之一選擇性負字線方案之字線驅動電壓之一波形圖。
圖3係圖解說明一DRAM之一記憶體胞區之一組態之一方塊圖。
圖4係圖解說明根據本發明一第五實施例之一DRAM之一列路徑之一電路組態之一方塊圖。
圖5圖解說明用於根據本發明第五實施例之字線驅動方案之一線配置。
圖6圖解說明用於典型字線驅動方案之一線配置。
圖7A及7B圖解說明根據本發明一第五實施例之一FXVSS驅動器之實施方案實例，該FXVSS驅動器界定鄰近一已啟動FX線之一FX線。
圖8A及8B圖解說明根據本發明一第六實施例之一FXVSS驅動器之實施方案實例，該FXVSS驅動器界定鄰近一已啟動FX線之一FX線。
圖9係圖解說明根據本發明一第七實施例之一DRAM之一列路徑之一電路組態之一方塊圖。
圖10圖解說明根據本發明一第七實施例之一MWLVSS驅動器之一實施方案實例。
圖11A及11B圖解說明根據本發明一第八實施例之一MWLVSS驅動器之實施方案實例，該MWLVSS驅動器界定鄰近一已啟動FX線之一FX線。
圖12係根據本發明一第九實施例之一MWLVSS驅動器之一電路圖。
圖13A及13B係一子字線驅動器之一電路圖。
本發明之其他目標及優點可藉由以下說明來理解，且參照本發明之實施例將變得顯而易見。
圖2A係解釋根據本發明一實施例之一胞陣列之一佈局圖。
參照圖2A，當某一字線A被一作用命令啟動時，鄰近已啟動字線A(或受已啟動字線A影響)之字線B及剩餘字線C(未啟動字線中除字線B以外之字線)在其中將已啟動字線A驅動至一高電壓位準(VPP)之一週期期間由不同位準之字線驅動電壓驅動。本文中所使用之術語「字線」可指代一階層字線結構中之一子字線(SWL)。用於鄰近已啟動字線A之字線B之一字線驅動電壓位準可係低於用於剩餘字線C之字線驅動電壓位準。
同時，鄰近已啟動子字線A(或受已啟動子字線A影響)之子字線B可包含：一鄰近子字線B(1)，其與已啟動子字線A共享一作用區；一通過式子字線B(2)，其通過鄰近已啟動子字線A之一隔離區；未啟動子字線B(3)，其共享對應於已啟動子字線A之一主字線(MWL)。剩餘字線C係已啟動子字線A所屬的一單元胞區塊之未啟動子字線，該單 元胞區塊構成對應於一單元位元線感測放大器區塊及一單元子字線驅動器區塊之單元記憶體區。
圖2B係用於解釋根據本發明一第一實施例之一選擇性負字線方案之字線驅動電壓之一波形圖。
參照圖2B，在根據本發明第一實施例之選擇性負字線方案中，在一預充電狀態中將全部子字線驅動至一接地電壓位準(VSS)。
然後，當某一子字線被一作用命令啟動時，在一作用週期期間將該對應子字線驅動至一高電壓位準(VPP)，如在圖2B之一部分(A)中所圖解說明。在此情形下，將未啟動子字線中鄰近已啟動子字線(或受已啟動子字線影響)之子字線驅動至一負電壓位準(V-)(例如，-0.2V)，如在圖2B之一部分(B)中所圖解說明。剩餘未啟動子字線維持一接地電壓位準(VSS)，如在圖2B之一部分(C)中所圖解說明。作為未啟動子字線中被驅動至負電壓位準(V-)之子字線，可僅選擇鄰近子字線，或可僅選擇通過式子字線以及鄰近子字線。此外，可將共享對應於已啟動子字線之主字線(MWL)之全部子字線選擇性地驅動至負電壓位準(V-)，或可將已啟動子字線所屬的單元胞區塊之未啟動子字線選擇性地驅動至負電壓位準(V-)。
在作用週期之後，將全部子字線預充電至接地電壓位準(VSS)。
如此，若僅將負字線方案選擇性地應用於未啟動子字線中鄰近經啟動子字線(或受已啟動子字線影響)之子字線，則與將全部未啟動子字線預充電至一負電壓位準之一典型負字線方案相比，一鄰近閘極效應得到更有效地改良。此外，防止了不必要電流消耗之增加(其係該典型負子字線方案之問題)，且確保了功率穩定性。
圖2C係用於解釋根據本發明一第二實施例之一選擇性負字線方案之字線驅動電壓之一波形圖。
參照圖2C，在根據本發明第二實施例之選擇性負字線方案中， 在一預充電狀態中將全部子字線驅動至一第一負電壓位準(V-)，例如，-0.2V。
然後，當某一子字線被一作用命令啟動時，在一作用週期期間將對應字線驅動至一高電壓位準(VPP)，如在圖2C之一部分(A)中圖解說明。在此情形下，將未啟動子字線中鄰近已啟動子字線(或受已啟動子字線影響)之子字線驅動至低於該第一負電壓位準(V-)之一第二負電壓位準(V2-)(例如，-0.4V)，如在圖2C之一部分(B)中所圖解說明。剩餘未啟動子字線維持第一負電壓位準(V-)，如在圖2C之一部分(C)中圖解說明。作為未啟動子字線中被驅動至第二負電壓位準(V2-)之子字線，可僅選擇鄰近子字線，或可僅選擇通過式子字線以及鄰近子字線。此外，可將共享對應於已啟動子字線之主字線(MWL)之全部子字線選擇性地驅動至第二負電壓位準(V2-)，或可將已啟動子字線所屬的單元胞區塊之未啟動子字線選擇性地驅動至第二負電壓位準(V2-)。
在作用週期之後，將全部子字線預充電至第一負電壓位準(V-)。
如此，雖然與將全部子字線預充電至負電壓位準(V-)之典型負字線方案一致，根據本發明第二實施例之負字線方案將未啟動子字線中鄰近已啟動子字線(或受已啟動子字線影響)之子字線驅動至相對較低之負電壓位準(V2-)。在使用典型負字線方案時，可難以克服電流消耗及功率穩定性問題。然而，根據本發明之第二實施例，儘管降低了高電壓位準(VPP)，但顯示出一大電流驅動性，且降低了一平均胞洩漏電流。此外，亦改良了由一鄰近閘極影響所導致之一洩漏電流問題。
圖3係圖解說明根據本發明一實施例之一DRAM之一記憶體胞區之一組態之一方塊圖。
參照圖3，一記憶體胞區經組態以使得交替地配置複數個單元胞 區塊(亦稱為胞矩陣/席式區塊)UC及對應於該等單元胞區塊之複數個單元位元線感測放大器區塊BISA。同時，將經組態以驅動對應單元胞區塊之子字線之子字線驅動器區塊SWD配置在該等單元胞區塊中之每一者之兩側上。
當某一子字線被一作用命令啟動時，感測到儲存於連接至該已啟動子字線之一胞電容器C中之資料。此時，一位元線BL之一電位自一位元線預充電電壓位準(VBLP=VCORE/2)降低至一接地電壓位準(VSS=0V)。因此，一胞電晶體T之一源極電壓降低。因此，在一未啟動胞電晶體之情形下，若一位元線電壓在一字線持續地維持在一接地電壓位準(VSS)下且一基板偏壓亦持續地維持在一反偏壓位準(VBB)下之此一狀態中降低，則一閘極-源極電壓(Vgs)增加且一本體-源極電壓(Vbs)降低，且因此降低一臨限電壓。
可確認上述作業中在已啟動單元胞區塊(已啟動胞席式區塊)與未啟動單元胞區塊(未啟動胞席式區塊)之間的一差異。在彼狀態中在已啟動單元胞區塊內之一保持作業期間發生之一洩漏電流稱為一動態保持電流。該動態保持電流明顯大於在未啟動單元胞區塊內之一保持作業期間發生之一洩漏電流。為改良由於一降低之臨限電壓所致的洩漏電流特性，藉由增加其中發生動態保持電流之一胞之一通道摻雜而使一臨限電壓增加。以此方式，減小了該胞之一關斷電流。然而，未啟動單元胞區塊之胞之臨限電壓由於一過度通道摻雜而係更高。因此，為改良一特定單元胞區塊之洩漏電流特性，剩餘單元胞區塊之胞由於過高通道摻雜而具有高臨限電壓。
在上述第一及第二實施例中，已闡述已啟動子字線所屬的單元胞區塊之選擇性驅動(兩階段)。
根據本發明第三及第四實施例之選擇性負字線方案係用以選擇性地驅動一已啟動單元胞區塊及一未啟動單元胞區塊且選擇性地驅動 該已啟動單元胞區塊內鄰近一已啟動子字線之一子字線之(三階段)方案。
在根據本發明第三實施例之選擇性負字線方案中，在一預充電狀態中將全部單元胞區塊之子字線驅動至一接地電壓位準(VSS)。
然後，當某一子字線被一作用命令啟動時，在一作用週期期間將該已啟動子字線驅動至一高電壓位準(VPP)。此時，該已啟動子字線不屬於彼的單元胞區塊之子字線維持一接地電壓位準(VSS)，且將該已啟動子字線所屬的單元胞區塊之未啟動子字線驅動至一第一負電壓位準(V-)。在該等未啟動子字線中，將鄰近該已啟動子字線(或受該已啟動子字線影響)之一子字線驅動至低於該第一負電壓位準(V-)之一第二負電壓位準(V2-)。對於未啟動子字線中被驅動至該第二負電壓位準(V2-)之子字線，可僅選擇鄰近子字線，或可僅選擇一通過式子字線以及鄰近子字線。此外，可將共享對應於該已啟動子字線之一主字線(MWL)之全部字線選擇性地驅動至該第二負電壓位準(V2-)。
在作用週期之後，將全部單元胞區塊之子字線預充電至接地電壓位準(VSS)。
如此，對已啟動單元胞區塊及未啟動單元胞區塊執行選擇性負驅動作業，且同時，根據已啟動單元胞區塊之未啟動子字線是否鄰近該已啟動子字線而對其執行該選擇性負驅動作業。以此方式，改良了一鄰近閘極影響，且防止了不必要電流消耗之增加。此外，確保了功率穩定性。此外，可解決剩餘單元胞區塊之胞由於為改良一特定單元胞區塊之一洩漏電流特性而進行過高通道摻雜而具有高臨限電壓之問題。
在根據本發明第四實施例之選擇性負字線方案中，在一預充電狀態中將全部單元胞區塊之子字線驅動至一第一負電壓位準(V-)。
然後，當某一子字線被一作用命令啟動時，在一作用週期期間 將該已啟動子字線驅動至一高電壓位準(VPP)。此時，該已啟動子字線不屬於彼的單元胞區塊之子字線維持該第一負電壓位準(V-)，且將該已啟動子字線所屬的單元胞區塊之未啟動子字線驅動至低於該第一負電壓位準(V-)之一第二負電壓位準(V2-)。在該等未啟動子字線中，將鄰近該已啟動子字線(或受該已啟動子字線影響)之一子字線驅動低於該第二負電壓位準(V2-)之一第三負電壓位準(V3-)。對於未啟動子字線中被驅動至該第三負電壓位準(V3-)之子字線，可僅選擇鄰近子字線，或可僅選擇通過式子字線以及鄰近子字線。此外，可將共享對應於該已啟動子字線之一主字線(MWL)之全部字線選擇性地驅動至該第三負電壓位準(V3-)。
在作用週期之後，將全部單元胞區塊之子字線預充電至該第一負電壓位準(V-)。
如此，在對子字線基本上執行負驅動作業之同時，對已啟動單元胞區塊及未啟動單元胞區塊執行選擇性負驅動作業，且同時，根據該已啟動單元胞區塊之未啟動子字線是否鄰近該已啟動子字線而對其執行該選擇性負驅動作業。在此情形下，儘管在某種程度上存在典型負字線方案中所存在之電流消耗及功率穩定性顧慮，但仍改良了一鄰近閘極效應。此外，改良了電流驅動性，且減小了一平均胞洩漏電流。此外，可防止剩餘單元胞區塊之胞由於為改良一特定單元胞區塊之一洩漏電流特性而進行過高通道摻雜而具有高臨限電壓之一問題。
圖4係圖解說明根據本發明一第五實施例之一DRAM之一列路徑之一電路組態之一方塊圖。
參照圖4，根據本發明實施例之DRAM之列路徑包含一主字線(MWL)解碼器40、一子字線選擇線(FX)解碼器42、一MWL驅動器44、一FX驅動器46、一子字線關斷電壓線(FXVSS)驅動器48及一子字線驅動器SWD。MWL解碼器40對一列位址之預定上部位元進行解碼 以產生一主字線選擇信號。FX解碼器42對該列位址之預定下部位元進行解碼以產生一子字線選擇信號。MWL驅動器44回應於自MWL解碼器40輸出之主字線選擇信號而驅動主字線MWLB<0：63>。FX驅動器46回應於自FX解碼器42輸出之子字線選擇信號而驅動子字線選擇線FX<0：7>(儘管未顯示，但包含子字線選擇線FX<0：7>之互補線FXB<0：7>)。FXVSS驅動器48回應於該子字線選擇信號而用不同電壓位準驅動子字線關斷電壓線FXVSS<0：7>。子字線驅動器SWD回應於主字線MWLB<0：63>、子字線選擇線FX<0：7>及FXB<0：7>以及子字線關斷電壓線FXVSS<0：7>之信號而驅動子字線SWL<0：511>。MWL驅動器44、FX驅動器46及子字線驅動器SWD之輸出信號之啟動位準係高電壓位準(VPP)。
當前實施例可藉由部分地修改列路徑中之子字線驅動器SWD及孔區而容易地實施。一般而言，子字線SWL之數目等於m×n，其中m係主字線MWL之數目，且n係子字線選擇線FX之數目。在當前實施例(m=64，n=8)之情形下，進一步提供八條子字線關斷電壓線FXVSS以使得其經平行配置以與八條子字線選擇線FX及FXB中之每一者成對，且實施FXVSS驅動器以使得將一負電壓選擇性地施加至子字線關斷電壓線FXVSS。將子字線關斷電壓線FXVSS連接至子字線驅動器SWD之一關斷電壓端子。
圖5圖解說明用於根據本發明第五實施例之字線驅動方案之一線配置。
參照圖5，新添加之八條子字線關斷電壓線FXVSS分別與現有之八條子字線關斷選擇線FX成對且係平行配置。
圖6圖解說明用於典型字線驅動方案之一線配置。參照圖6可更容易地理解本發明之第五實施例。
同時，在當前實施例中，當一特定子字線選擇線FX<k>被一作用 命令啟動時，將一負電壓選擇性地施加至對應於被設置為鄰近已啟動線FX<k>之未啟動子字線選擇線FX之子字線關斷電壓線FXVSS。因此，當一特定子字線SWL被一主字線MWL與一子字線選擇線FX之一組合啟動時，可將一負電壓選擇性地施加至鄰近已啟動子字線之未啟動子字線。
如在先前實施例中所述，可以各種方式界定鄰近已啟動子字線選擇線FX<k>之子字線選擇線FX。
圖7A及7B根據界定鄰近已啟動線FX<k>之線FX之方式來圖解說明根據本發明第五實施例之FXVSS驅動器48之實施方案實例。
具體而言，圖7A圖解說明將一負電壓選擇性地僅施加至一鄰近子字線之一情形，且圖7B圖解說明將一負電壓選擇性地施加至一通過式子字線以及一鄰近子字線之一情形。
參照圖7A及7B，FXVSS驅動器48包含一第一NMOS電晶體M1、一第二NMOS電晶體M2及一控制單元。該第一NMOS電晶體M1經組態以將一接地電壓VSS 傳送至一子字線關斷電壓線FXVSS。該第二NMOS電晶體M2經組態以將一負電壓VNWL 傳送至子字該線關斷電壓線FXVSS。該控制單元經組態以控制該第一NMOS電晶體M1及該第二NMOS電晶體M2之切換作業。
在圖7A之情形下，該控制單元包含一互斥NOR閘極XNOR1及一反相器INV1。該互斥NOR閘極XNOR1經組態以接收一對應子字線選擇線FXk 之一信號及一下一子字線選擇線FXk+1 之一信號。該反相器INV1經組態以將互斥NOR閘極XNOR1之一輸出信號反相且將互斥NOR閘極XNOR1之該經反相輸出信號施加至第二NMOS電晶體M2之一閘極。
如在與圖7A之電路圖一起陳述之一真值表中所示，當對應線FXK 之信號及下一線FXk+1 之信號兩者皆未被啟動(0/0)時，將接地電壓VSS 傳送至對應子字線關斷電壓線FXVSSK 。當下一線FXk+1 之信號被啟動(0/1)時，將負電壓VNWL 傳送至對應子字線關斷電壓線FXVSSk 。當對應線FXk 之信號被啟動時(1/0)，選擇接地電壓VSS 與負電壓VNWL 中之任一者毫無區別，此乃因子字線被驅動至高電壓VPP ，而非字線關斷電壓。由於不存在其中對應線FXk 之信號及下一線FXk+1 之信號兩者皆被啟動(1/1)之情形，因此不做考量。
在圖7B之情形下，該控制單元包含一互斥NOR閘極XNOR2及一反相器INV2。該互斥NOR閘極XNOR2經組態以接收一對應子字線選擇線FXk 之一信號、一先前子字線選擇線FXk-1 之一信號及一下一子字線選擇線FXk+1 之一信號。該反相器INV2經組態以將該互斥NOR閘極XNOR2之一輸出信號反相且將該互斥NOR閘極XNOR2之該經反相輸出信號施加至第二NMOS電晶體M2之一閘極。
如在與圖7B之電路圖一起陳述之一真值表中所示，當對應線FXK 之信號、下一線FXk+1 之信號及先前線FXk-1 之信號皆未被啟動(0/0/0)時，將接地電壓VSS 傳送至對應子字線關斷電壓線FXVSSK 。當僅下一線FXk+1 之信號被啟動(0/0/1)時，或僅先前線FXk-1 之信號被啟動(1/0/0)時，將負電壓VNWL 傳送至對應子字線關斷電壓線FXVSSk 。
同時，根據本發明第五實施例之FXVSS驅動器48包含與子字線關斷電壓線(n=8)之數目一樣多之圖7A或7B之電路。此外，可以第一負電壓(V-)替換接地電壓VSS ，且可以第二負電壓(V2-)替換負電壓VNWL 。
根據本發明之一第六實施例，將子字線關斷電壓線FXVSS之數目設定為n×m(=512)替代圖4中所圖解說明之n(=8)，且子字線關斷電壓線FXVSS與子字線驅動器呈1：1對應。在此情形下，與上述第五實施例相比，子字線關斷電壓線FXVSS之數目增加，但電流消耗減少，此乃因FXVSS驅動器48僅選擇性地負驅動對應於已啟動主字線信號 MWLB<0：63>之子字線。
圖8A及8B根據界定鄰近已啟動子字線選擇線FX<k>之子字線選擇線FX之方式來圖解說明根據本發明第六實施例之FXVSS驅動器48之實施方案實例。
具體而言，圖8A圖解說明將一負電壓選擇性地僅施加至一鄰近子字線之一情形，且圖8B圖解說明將一負電壓選擇性地施加至一通過式子字線以及一鄰近子字線之一情形。
參照圖8A及8B，FXVSS驅動器48包含一第一NMOS電晶體M1、一第二NMOS電晶體M2及一控制單元。該第一NMOS電晶體M1經組態以將一接地電壓VSS 傳送至一子字線關斷電壓線FXVSS。該第二NMOS電晶體M2經組態以將一負電壓VNWL 傳送至該子字線關斷電壓線FXVSS。該控制單元經組態以控制該第一NMOS電晶體M1及該第二NMOS電晶體M2之切換作業。
在圖8A之情形下，該控制單元包含一互斥NOR閘極XNOR3、一NOR閘極NOR1及一反相器INV3。該互斥NOR閘極XNOR3經組態以接收一對應子字線選擇線FXk 之一信號及一下一字線選擇線FXk+1 之一信號。該NOR閘極NOR1經組態以接收該互斥NOR閘極XNOR3之一輸出信號及一對應主字線信號MWLBj。該反相器INV3經組態以將該NOR閘極XNOR1之一輸出信號反相且將該NOR閘極XNOR1之該經反相輸出信號施加至該第一NMOS電晶體M1之一閘極。
如在與圖8A之電路圖一起陳述之一真值表中所示，假定對應主字線信號MWLBj處於一邏輯低位準之一已啟動狀態中，則當對應線FXk 之信號及下一線FXk+1 之信號兩者皆未被啟動(0/0)時，將接地電壓VSS 傳送至對應子字線關斷電壓線FXVSSkxj 。基於相同假定，當下一線FXk+1 之信號被啟動(0/1)時，將負電壓VNWL 傳送至對應子字線關斷電壓線FXVSSkxj 。當將對應主字線信號MWLBj去啟動至一邏輯高位 準時，將接地電壓VSS 傳送至對應子字線關斷電壓線FXVSSkxj ，而不考量對應線FXk 之信號及下一線FXk+1 之信號之狀態。
在圖8B之情形下，該控制單元包含一互斥NOR閘極XNOR4、一NOR閘極NOR2及一反相器INV4。該互斥NOR閘極XNOR4經組態以接收一對應子字線選擇線FXk 之一信號、一先前子字線選擇線FXk-1 之一信號及一下一子字線選擇線FXk+1 之一信號。該NOR閘極NOR2經組態以接收該互斥NOR閘極XNOR4之一輸出信號及一對應主字線信號MWLBj。反相器INV4經組態以將該NOR閘極NOR2之一輸出信號反相且將該NOR閘極NOR2之該經反相輸出信號施加至第一NMOS電晶體M1之一閘極。
如在與圖8B之電路圖一起陳述之一真值表中所示，假定對應主字線信號MWLBj處於一邏輯低位準之一已啟動狀態中，則當對應線FXk 之信號、先前線FXk-i 之信號及下一線FXk+1 之信號皆未被啟動(0/0/0)時，將接地電壓VSS 傳送至對應子字線關斷電壓線FXVSSkxj 。基於相同假定，當僅先前線FXk-1 之信號或下一FX線FXk+1 之信號被啟動(1/0/0或0/0/1)時，將負電壓VNWL 傳送至對應子字線關斷電壓線FXVSSkxj 。當將對應主字線信號MWLBj去啟動至一邏輯高位準時，將接地電壓VSS 傳送至對應子字線關斷電壓線FXVSSkxj ，而不考量先前線FXk-1 之信號、對應線FXk 之信號及下一線FXk+1 之信號之狀態。
同時，在本發明之第六實施例中，可以第一負電壓(V-)替換接地電壓VSS ，且可以第二負電壓(V2-)替換負電壓VNWL 。
圖9係圖解說明根據本發明一第七實施例之一DRAM之一列路徑之一電路組態之一方塊圖。
參照圖9，根據本發明實施例之DRAM之列路徑包含一MWL解碼器90、一FX解碼器92、一MWL驅動器94、一字線關斷電壓線(MWLVSS)驅動器96、一FX驅動器98及一子字線驅動器SWD。MWL 解碼器90對一列位址之預定上部位元進行解碼以產生一主字線選擇信號。FX解碼器92對該列位址之預定下部位元進行解碼以產生一子字線選擇信號。MWL驅動器94回應於自MWL解碼器90輸出之主字線選擇信號而驅動主字線MWLB<0：63>。MWLVSS驅動器96回應於該主字線選擇信號而用不同電壓位準驅動字線關斷電壓線MWLVSS<0：63>。FX驅動器98回應於自FX解碼器92輸出之子字線選擇信號而驅動子字線選擇線FX<0：7>(儘管未顯示，但包含子字線選擇線FX<0：7>之互補線FXB<0：7>)。子字線驅動器SWD回應於主字線MWLB<0：63>、子字線選擇線FX<0：7>及FXB<0：7>及子字線關斷電壓線MWLVSS<0：63>之信號而驅動子字線SWL<0：511>。MWL驅動器94、FX驅動器98及子字線驅動器SWD之輸出信號之啟動位準等於高電壓位準(VPP)。
第七實施例具有與第五實施例類似之一結構。然而，儘管第五實施例經組態以使得子字線關斷電壓線FXVSS<0：7>與子字線選擇線FX成對且係平行配置，但第七實施例經組態以使得字線關斷電壓線MWLVSS<0：63>與主字線MWL成對且係平行配置。將字線關斷電壓線MWLVSS連接至子字線驅動器SWD之一關斷電壓端子。
圖10圖解說明根據本發明第七實施例之MWLVSS驅動器96之一實例性實施方案。
參照圖10，MWLVSS驅動器96包含一第一NMOS電晶體M11、一反相器INV5及一第二NMOS電晶體M12。該第一NMOS電晶體M11經組態以回應於對應主字線選擇信號MWLBj 而將接地電壓VSS 傳送至對應字線關斷電壓線MWLVSSj 。該反相器INV5經組態以將對應主字線選擇信號MWLBj 反相。該第二NMOS電晶體M12經組態以回應於自反相器INV5輸出之該經反相主字線選擇信號而將負電壓VNWL 傳送至對應字線關斷電壓線MWLVSSj 。
在此情形下，當對應主字線選擇信號MWLBj 被啟動(「0」)時， 將共享對應主字線MWLB<j>之子字線中之未啟動子字線驅動至負電壓VNWL ，且將屬於未啟動(「1」)主字線選擇信號之不共享該對應主字線MWLB<j>之剩餘子字線驅動至接地電壓VSS 。供參照，根據當前實施例之MWLVSS驅動器96包含與主字線(m=64)之數目一樣多之圖10之電路。
同時，根據本發明之第八實施例，將字線關斷電壓線MWLVSS之數目設定為n×m(=512)替代圖9中所圖解說明之m(=64)，且字線關斷電壓線MWLVSS與子字線驅動器呈1：1對應。在此情形下，與上述第七實施例相比，字線關斷電壓線MWLVSS之數目增加，但電流消耗減少，此乃因MWLVSS驅動器96僅選擇性地負驅動對應於已啟動主字線信號MWLB之子字線。
圖11A及11B根據界定鄰近已啟動子字線選擇線FX<k>之子字線選擇線FX之方式來圖解說明根據本發明第八實施例之MWLVSS驅動器96之實施方案實例。MWLVSS驅動器96具有與圖8A及8B之電路組態及真值表大致相同之電路組態及真值表，除了子字線關斷電壓線FXVSS係以字線關斷電壓線MWLVSS替換以外，且因此將省略其詳細說明。
在前述實施例中已闡述，將已啟動子字線所屬的單元胞區塊內之未啟動子字線選擇性地驅動至負電壓(V-或V2-)。
假定單元胞區塊之數目為n，則一字線關斷電壓線VSS_BLOCK_N經配置以對應於該n個單元胞區塊中之每一者，且回應於使用一區塊位址(一列位址之最高有效位元中之一部分)產生之一區塊作用信號CBA_N而執行一選擇性負字線驅動。
圖12係根據本發明一第九實施例之一MWLVSS驅動器之一電路圖。
參照圖12，該MWLVSS驅動器包含一第一NMOS電晶體M21、一 反相器INV6及一第二NMOS電晶體M22。第一NMOS電晶體21經組態以回應於一對應區塊作用信號CBA_N而將一負電壓VNWL 傳送至一對應字線關斷電壓線VSS_BLOCK_N。反相器INV6經組態以將該對應區塊作用信號CBA_N反相。第二NMOS電晶體M22經組態以回應於自反相器INV6輸出之該經反相區塊作用信號而將一接地電壓VSS 傳送至該對應字線關斷電壓線VSS_BLOCK_N。
當選擇並啟動一第n個單元胞區塊時，將負電壓VNWL 傳送至對應於該第n個單元胞區塊之字線關斷電壓線VSS_BLOCK_N，且將剩餘字線關斷電壓線驅動至接地電壓VSS 。同時，可以第一負電壓(V-)替換接地電壓VSS ，且可以第二負電壓(V2-)替換負電壓VNWL 。
圖13A及13B係子字線驅動器SWD之電路圖。
具體而言，圖13A係圖解說明對應於一已啟動子字線之一子字線驅動器之一電壓施加狀態之一電路圖，且13B係圖解說明對應於一未啟動子字線之一子字線驅動器之一電壓施加狀態之一電路圖。
參照圖13A，當施加一作用命令並選擇一特定子字線SWL0時，將一主字線信號MWLB0啟動至一邏輯低位準，且將一子字線選擇信號FX0啟動至一邏輯高位準(VPP位準)。因此，導通一PMOS電晶體M31，且關斷兩個NMOS電晶體M32及M33，以便將子字線SWL0啟動至一邏輯高位準(VPP位準)。
參照圖13B，當另一子字線SWL1共享該主字線信號MWLB0時，將該主字線信號MWLB0啟動至一邏輯低位準，且將該子字線選擇信號FX1去啟動至一邏輯低位準(VSS位準)。因此，關斷一NMOS電晶體M35，且導通一PMOS電晶體M34。亦導通一NMOS電晶體M36，以便將該子字線SWL1驅動至一關斷電壓端子B之一位準。
同時，由於對應於一未選主字線之一主字線信號MWLB係處於一邏輯高位準，因此導通下拉NMOS電晶體M32及M35，以便將對應子 字線SWL驅動至一關斷電壓端子A之一位準。
根據上述實施例，可將接地電壓(VSS )端子或字線關斷電壓線FXVSS(MWLVSS)連接至關斷電壓端子A且將字線關斷電壓線FXVSS(MWLVSS)連接至關斷電壓端子B。
雖然已針對特定實施例闡述了本發明，但熟習此項技術者將明瞭可在不背離如在以下申請專利範圍中所界定之本發明精神及範疇之情況下作出各種改變及修改。

Claims (16)

  1. 一種半導體記憶體裝置，其包括：一主字線解碼器，其經組態以對一列位址之上部位元進行解碼以產生一主字線選擇信號；一子字線選擇線解碼器，其經組態以對該列位址之在該列位址中低於該等上部位元之位元進行解碼以產生一子字線選擇信號；一主字線驅動器，其經組態以回應於該主字線選擇信號而驅動複數個主字線；一子字線選擇線驅動器，其經組態以回應於該子字線選擇信號而驅動複數個子字線選擇線；一子字線關斷電壓線驅動器，其經組態以回應於該子字線選擇信號或該主字線選擇信號而用不同電壓位準來驅動複數個子字線；及一子字線驅動器，其經組態以回應於該等主字線、該等子字線選擇線及該等子字線關斷電壓線上之信號而驅動複數個子字線，其中該複數個子字線關斷電壓線係與該複數個子字線選擇線成對且係平行配置。
  2. 如請求項1之半導體記憶體裝置，其中該複數個子字線關斷電壓線係與該複數個主字線成對且係平行配置。
  3. 如請求項1之半導體記憶體裝置，其中該複數個子字線關斷電壓線之數目等於該複數個子字線之數目。
  4. 如請求項1之半導體記憶體裝置，其中該子字線關斷電壓線驅動器包含對應於該複數個子字線關斷電壓線之複數個單元驅動 器。
  5. 如請求項4之半導體記憶體裝置，其中該子字線關斷電壓線驅動器經組態以回應於該子字線選擇信號而驅動該複數個子字線關斷電壓線，且該複數個單元驅動器各自包含：一第一傳送單元，其經組態以將一第一關斷電壓傳送至一對應子字線關斷電壓線；一第二傳送單元，其經組態以將低於該第一關斷電壓之一第二關斷電壓傳送至該對應子字線關斷電壓線，該第二關斷電壓係一負電壓；及一控制單元，其經組態以控制該第一傳送單元及該第二傳送單元以回應於一對應子字線選擇信號及一鄰近子字線選擇信號而選擇性地傳送該第一關斷電壓或該第二關斷電壓。
  6. 如請求項4之半導體記憶體裝置，其中該子字線關斷電壓線驅動器經組態以回應於該主字線選擇信號而驅動該複數個子字線關斷電壓線，且該複數個單元驅動器各自包含：一第一傳送單元，其經組態以將一第一關斷電壓傳送至一對應子字線關斷電壓線；一第二傳送單元，其經組態以將低於該第一關斷電壓之一第二關斷電壓傳送至該對應子字線關斷電壓線，該第二關斷電壓係一負電壓；及一控制單元，其經組態以控制該第一傳送單元及該第二傳送單元以回應於一對應主字線選擇信號而選擇性地傳送該第一關斷電壓或該第二關斷電壓。
  7. 如請求項4之半導體記憶體裝置，其中該子字線關斷電壓線驅動器經組態以回應於該子字線選擇信號及該主字線選擇信號而驅動該複數個子字線關斷電壓線，且該複數個單元驅動器各自包 含：一第一傳送單元，其經組態以將一第一關斷電壓傳送至一對應子字線關斷電壓線；一第二傳送單元，其經組態以將低於該第一關斷電壓之一第二關斷電壓傳送至該對應子字線關斷電壓線，該第二關斷電壓係一負電壓；及一控制單元，其經組態以控制該第一傳送單元及該第二傳送單元以回應於一對應子字線選擇信號、一鄰近子字線選擇信號及一對應主字線選擇信號而選擇性地傳送該第一關斷電壓或該第二關斷電壓。
  8. 如請求項5之半導體記憶體裝置，其中該第一關斷電壓係一接地電壓，且該第二關斷電壓係一第一負電壓。
  9. 如請求項5之半導體記憶體裝置，其中該第一關斷電壓係一第一負電壓，且該第二關斷電壓係低於該第一負電壓之一第二負電壓。
  10. 如請求項6之半導體記憶體裝置，其中該第一關斷電壓係一接地電壓，且該第二關斷電壓係一第一負電壓。
  11. 如請求項6之半導體記憶體裝置，其中該第一關斷電壓係一第一負電壓，且該第二關斷電壓係低於該第一負電壓之一第二負電壓。
  12. 如請求項7之半導體記憶體裝置，其中該第一關斷電壓係一第一負電壓，且該第二關斷電壓係一第一負電壓。
  13. 如請求項7之半導體記憶體裝置，其中該第一關斷電壓係一第一負電壓，且該第二關斷電壓係低於該第一負電壓之一第二負電壓。
  14. 一種半導體記憶體裝置，其包括： 一主字線解碼器，其經組態以對一列位址之上部位元進行解碼以產生一主字線選擇信號；一子字線選擇線解碼器，其經組態以對該列位址之在該列位址中低於該等上部位元之位元進行解碼以產生一子字線選擇信號；一主字線驅動器，其經組態以回應於該主字線選擇信號而驅動複數個主字線；一子字線選擇線驅動器，其經組態以回應於該子字線選擇信號而驅動複數個子字線選擇線；一子字線關斷電壓線驅動器，其經組態以回應於對應於複數個單元胞區塊之複數個區塊作用信號而用不同電壓位準來驅動基於單元胞區塊而分配之複數個子字線關斷電壓線；及一子字線驅動器，其經組態以回應於該等主字線、該等子字線選擇線及該等子字線關斷電壓線上之信號而驅動複數個子字線，其中該子字線關斷電壓線驅動器包含對應於該複數個子字線關斷電壓線之複數個單元驅動器，且其中該複數個單元驅動器各自包含：一第一傳送單元，其經組態以將一第一關斷電壓傳送至一對應子字線關斷電壓線；及一第二傳送單元，其經組態以將低於該第一關斷電壓之一第二關斷電壓傳送至該對應子字線關斷電壓線，該第二關斷電壓係一負電壓，其中該第一關斷電壓係一第一負電壓，且該第二關斷電壓係低於該第一負電壓之一第二負電壓。
  15. 如請求項14之半導體記憶體裝置，其中該複數個單元驅動器各 自進一步包含：一控制單元，其經組態以控制該第一傳送單元及該第二傳送單元以回應於一對應區塊作用信號而選擇性地傳送該第一關斷電壓或該第二關斷電壓。
  16. 如請求項15之半導體記憶體裝置，其中該第一關斷電壓係一接地電壓，且該第二關斷電壓係一第一負電壓。
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