CN113178216B - 半导体存储装置 - Google Patents

Abstract

本申请提供一种半导体存储装置，包括译码模块、主字线驱动模块、子字线驱动模块和存储单元阵列。译码模块被配置为对目标存储单元行地址进行译码，以生成主字线选择信号和子字线选择信号；主字线驱动模块被配置为响应主字线选择信号而驱动多条主字线；子字线驱动模块被配置为响应子字线选择信号而驱动多条子字线；一个存储单元阵列包括多个存储单元，子字线驱动模块布置在存储单元阵列的任意一侧边缘处，且子字线驱动模块的输出端连接存储单元阵列的字线；至少两个不同的存储单元阵列共同使用一组主字线驱动模块，且一个译码模块连接至少一组主字线驱动模块。本申请提供的半导体存储装置面积更小，更符合半导体存储器的使用要求。

Description

半导体存储装置

技术领域

本申请涉及半导体技术，尤其涉及一种半导体存储装置。

背景技术

半导体存储器件，尤其是动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)被设计成使得一个主字线选择性激活多个子字线中的一个。例如，当存在64个主字线且每个主字线存在子字线时，一个主字线激活8个子字线中的一个。

在从DRAM存储器中读取信息时，需要获知所要读取信息对应的存储单元地址编码，再根据该存储单元地址编码读取出对应的存储单元行编码，根据该存储单元行编码激活对应的字线。字线被激活后，与字线连接的存储单元处于可读写的状态。相应的，DRAM存储器中会设置依次连接的BANK_CTRL模块(用于从该存储单元地址编码中读取出对应的存储单元行编码的模块)、X_Ctrl模块(用于译码该存储单元行编码的译码器)、主字线驱动器(Main word line driver，简称MWD)、主字线(Main word line，简称MWL)、子字线驱动器(Sub word line driver，简称SWD)、子字线(Sub word line，简称SWL)。像主字线和子字线的排布一样，一个X_Ctrl模块会连接多个主字线驱动器，一个主字线驱动器会连接多个子字线驱动器。

如今，随着半导体存储器的发展，半导体存储器的面积越来越小已经成为一种不可避免的发展趋势。因此，如何设计半导体中的各个模块，以减小半导体存储器的面积，也成为研究的重点。

发明内容

本申请提供一种半导体存储装置，用以解决如何使得半导体存储器面积越来越小的问题。

一方面，本申请提供一种半导体存储装置，包括：

译码模块，被配置为对目标存储单元行地址进行译码，以生成主字线选择信号和子字线选择信号；

主字线驱动模块，与所述译码模块连接，所述主字线驱动模块被配置为响应于所述主字线选择信号而驱动多条主字线；

子字线驱动模块，与所述主字线驱动模块连接，所述子字线驱动模块被配置为响应所述子字线选择信号而驱动多条子字线；

存储单元阵列，一个所述存储单元阵列包括多个存储单元，所述子字线驱动模块布置在所述存储单元阵列的任意一侧边缘处，且所述子字线驱动模块的输出端连接所述存储单元阵列的字线；

至少两个不同的存储单元阵列共同使用一组主字线驱动模块，且一个所述译码模块连接至少一组主字线驱动模块。

其中一个实施例中，所述主字线驱动模块的第一侧和第二侧均布置有子字线驱动模块，其中布置在所述主字线驱动模块第一侧的子字线驱动模块和所述主字线驱动模块之间设置有所述译码模块；

所述第一侧和所述第二侧相对设置，且所述第一侧和所述第二侧均有主字线输出。

其中一个实施例中，所述子字线驱动模块包括：

子字线选择线驱动器，被配置为响应于所述子字线选择信号而驱动多条子字线选择线；

子字线关断电压线驱动器，被配置为响应于所述子字线选择信号或所述主字线选择信号而利用不同的电压电平来驱动多条子字线关断电压线；

子字线驱动器，被配置为响应于所述主字线、所述子字线选择线和所述子字线关断电压线上的信号来驱动多条子字线。

其中一个实施例中，所述多条子字线关断电压线的数量等于所述多条子字线的数量。

其中一个实施例中，从所述子字线驱动器延伸的相邻的一对子字线之间还设置了保持器晶体管。

其中一个实施例中，从不同的所述子字线驱动器延伸出的子字线被交替布置。

其中一个实施例中，所述译码模块包括：

主字线译码器，被配置为对所述目标存储单元行地址的预定高位进行译码，以生成所述主字线选择信号；

子字线选择线译码器，被配置为对所述目标存储单元行地址的低位进行译码，以生成所述子字线选择信号；

其中，所述目标存储单元行地址分为高位和低位，所述目标存储单元行地址的低位低于所述目标存储单元行地址的预定高位。

其中一个实施例中，还包括：

行地址解读模块，被配置为对目标存储单元地址编码进行解读，以生成所述目标存储单元行地址。

其中一个实施例中，所述行地址解读模块布置在所述主字线驱动模块的第三侧，所述第一侧和所述第二侧均与所述第三侧相邻。

其中一个实施例中，所述主字线驱动模块包括反相器，所述反相器响应于所述主字线选择信号而被驱动。

其中一个实施例中，所述主字线驱动模块还包括输出区，所述输出区包括PMOS输出区和NMOS输出区，所述PMOS输出区和所述NMOS输出区均与所述反相器的输出端连接。

其中一个实施例中，

所述PMOS输出区包括：

第一PMOS输出区；

第二PMOS输出区，沿第一方向与所述第一PMOS输出区相邻设置且不接触；

所述NMOS输出区包括：

第一NMOS输出区，沿所述第一方向与所述第二PMOS输出区相邻设置且不接触；

第二NMOS输出区，沿所述第一方向与所述第一NMOS输出区相邻设置且不接触。

其中一个实施例中，所述第一PMOS输出区、所述第二PMOS输出区、所述第一NMOS输出区和所述第二NMOS输出区沿第二方向相互平行，所述第一方向和所述第二方向垂直。

其中一个实施例中，所述第一PMOS输出区，所述第二PMOS输出区、所述第一NMOS输出区和所述第二NMOS输出区中包含数量相等的栅极。

其中一个实施例中，所述第一PMOS输出区包括第一N型衬底和第一P沟道，所述第二PMOS输出区包括第二N型衬底和第二P沟道，所述第一NMOS输出区包括第一P型衬底和第一N沟道，所述第二NMOS输出区包括第二P型衬底和第二N沟道；

所述第一N型衬底和所述第二N型衬底的面积相等，且所述第一P型衬底和所述第二P型衬底的面积相等；

所述第一P沟道和所述第二P沟道的数量相等，且所述第一N沟道和所述第二N沟道的数量相等。

本申请提供一种半导体存储装置，包括译码模块、主字线驱动模块和子字线驱动模块。其中，至少两个不同的存储单元阵列共同使用一组主字线驱动模块，一个该译码模块连接至少一组主字线驱动模块，该一组主字线驱动模块包括至少一个主字线驱动模块。即本申请提供的半导体存储装置利用主字线驱动模块驱动多个不同的存储单元阵列，减少了主字线驱动模块的数量。除此之外，由于主字线驱动模块数量的减少，译码模块中用于生成主字线选择信号的逻辑电路、电路元器件等也会减少。因此，相比于现有的半导体存储器而言，本申请提供的半导体存储装置的面积更小，更适应半导体存储器的发展趋势。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请实施例一提供的半导体存储装置的结构示意图。

图2为本申请实施例一提供的现有半导体存储装置的结构示意图。

图3为本申请提供的现有半导体存储装置的部分结构示意图。

图4为本申请提供的现有半导体存储装置的部分结构的另一种示意图。

图5为本申请提供的现有半导体存储装置的部分结构的又一种示意图。

图6为本申请实施例一提供的半导体存储装置的部分结构示意图。

图7为本申请实施例二提供的半导体存储装置的部分结构示意图。

图8为本申请实施例三提供的半导体存储装置中主字线驱动模块的示意图。

图9为本申请实施例三提供的半导体存储装置中主字线驱动模块的另一种示意图。

附图标号说明：

半导体存储装置 10

译码模块 100

主字线译码器 110

子字线选择线译码器 120

主字线驱动模块 200

反相器 210

输出区 220

PMOS输出区 221

第一PMOS输出区 222

第一N型衬底 2221

第一P沟道 2222

第二PMOS输出区 223

第二N型衬底 2231

第二P沟道 2232

NMOS输出区 224

第一NMOS输出区 225

第一P型衬底 2251

第一N沟道 2252

第二NMOS输出区 226

第二P型衬底 2261

第二N沟道 2262

栅极 227

控制区 230

子字线驱动模块 300

子字线选择线驱动器 310

子字线关断电压线驱动器 320

子字线驱动器 330

保持器晶体管 340

存储单元阵列 400

行地址解读模块 500

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在半导体存储器件中，尤其是动态随机存取存储器(Dynamic RandomAccessMemory，简称DRAM)，基本都设计有子字线、子字线驱动器、主字线，主字线驱动器等，主字线被激活后选择性激活多个子字线中的一个。例如，当存在64个主字线且每个主字线存在子字线时，一个主字线激活8个子字线中的一个。更具体的，在DRAM存储器中会设置依次连接的BANK_CTRL模块(用于从该存储单元地址编码中读取出对应的存储单元行编码的模块)、X_Ctrl模块(用于译码该存储单元行编码的译码器)、主字线驱动器(Main wordline driver，简称MWD)、主字线(Main word line，简称MWL)、子字线驱动器(Sub wordline driver，简称SWD)、子字线(Sub word line，简称SWL)。像主字线和子字线的排布一样，一个X_Ctrl模块会连接多个主字线驱动器，一个主字线驱动器会连接多个子字线驱动器。

如今，随着半导体存储器的发展，半导体存储器的面积越来越小已经成为一种不可避免的发展趋势。因此，如何设计半导体中的各个模块，以减小半导体存储器的面积，也成为研究的重点。

基于此，本申请提供一种半导体存储装置10，使得至少两个不同的存储单元阵列400共同使用一组主字线驱动模块200，减少了主字线驱动模块200的数量。由于主字线驱动模块200的数量减少，相应的，X_Ctrl模块中用于控制住字线驱动模块的电路结构也会简化，这样X_Ctrl模块的面积也会相应减小。由此，本申请提供的该半导体存储装置10相比于传统的半导体存储器来说具有更小的面积，更适应半导体存储器的使用趋势。

请参考图1和图2，本申请提供一种半导体存储装置10，包括译码模块100、主字线驱动模块200、子字线驱动模块300和存储单元阵列400。

该译码模块100即以上描述的X_Ctrl模块，该译码模块100被配置为对目标存储单元行地址进行译码，以生成主字线选择信号和子字线选择信号。其中，该目标存储单元指的是想要进行读取或写入的存储单元，该目标存储单元的行地址指的是该目标存储单元在该存储单元阵列400中所处的行地址。

可以理解的是，在确定想要读写的存储单元时，需要根据输入的读取地址编码找到想要读写的存储单元(目标存储单元)对应的行地址和列地址，再根据行地址和列地址从存储单元阵列400中确定该目标存储单元。在进行该目标存储单元的读写时，则由与该目标存储单元对应的字线(对应行地址)和位线(对应列地址)输入相应的信号或电平，以完成该目标存储单元的读写。

在根据输入的读取地址找到目标存储单元对应的行地址和列地址时，用于找到目标存储单元对应的行地址的模块即以上描述的BANK_CTRL模块。该译码模块100从该BANK_CTRL模块接收目标存储单元行地址。可选的，该半导体存储装置10也可以包括行地址解读模块，即BANK_CTRL模块，该行地址解读模块被配置位对目标存储单元地址编码进行解读，以生成该目标存储单元行地址。

该主字线驱动模块200(Main word line driver，简称MWD)与该译码模块100连接，该主字线驱动模块200被配置位响应于该主字线选择信号而驱动多条主字线(Mainword line，简称MWL)。该子字线驱动模块300与该主字线驱动模块200连接，该子字线驱动模块300被配置为响应该子字线选择信号而驱动多条子字线(Sub word line，简称SWL)。

该主字线从该主字线驱动模块200出发，到达该子字线驱动模块300，该子字线驱动模块300的输出端再连接该存储单元的字线。如图1所示，一个该存储单元阵列400包括多个存储单元，该子字线驱动模块300则布置在该存储单元阵列400的任意一侧边缘处。该主字线驱动模块200则位于该子字线驱动模块300远离该存储单元阵列400的另一侧。即在本实施例中，该主字线驱动模块200的第一侧和第二侧均布置有子字线驱动模块300，其中布置在该主字线驱动模块200第一侧的子字线驱动模块300和该主字线驱动模块200之间设置有给译码模块100。其中，该第一侧和该第二侧分别设置有一个该存储单元阵列400。可选的，以上描述的该行地址解读模块可以布置在该主字线驱动模块200的第三侧。其中，该主字线驱动模块200的第一侧和该主字线驱动模块200的第二侧均与该主字线驱动模块200的第三侧相邻。

如图3和图4所示，现有的半导体存储器中，一个该译码模块100连接至少一组主字线驱动模块200，而每组主字线驱动模块200被一个存储单元阵列400使用。即，每个存储单元阵列400使用多组子字线驱动模块300，而该多组字线驱动模块使用一组主字线驱动模块200。如图1所示，与现有的半导体存储器不同的是，本实施例提供的一组该主字线驱动模块200被至少两个不同的存储单元阵列400共同使用，也可以说是一组该主字线驱动模块200被至少两组子字线驱动模块300共同使用。其中，一组该主字线驱动模块200包括至少一个主字线驱动模块200。

再请参考图3、图4、图5和图6，图3至图5均为为现有技术中该译码模块100和该主字线驱动模块200之间的排布示意图，图6为本实施例提供的该译码模块100和该主字线驱动模块200之间的排布示意图。由图3、图4、图5和图6对比可知，本实施例提供的该译码模块100需要控制的主字线驱动模块200数量相比于现有技术减少了一半。相对的，该译码模块100中用于控制该主字线驱动模块200的逻辑电路也减少，该译码模块100的面积缩小，使得整个半导体存储装置10的面积更小。

综上，本实施例提供的该半导体存储装置10相比现有的半导体存储器而言面积更小，更适应半导体存储器的使用趋势。

请参见图7，本申请实施例二提供一种半导体存储装置10，本实施例提供的该半导体存储装置10中，该子字线驱动模块300包括子字线选择线驱动器310、子字线关断电压线驱动器320和子字线驱动器330(Sub word line driver，简称SWD)。

该目标存储单元行地址被分为高位和低位，该目标存储单元行地址的低位低于该目标存储单元行地址的预定高位。该主字线译码器被配置位对该目标存储单元行地址的预定高位进行译码，以生成该主字线选择信号。该子字线选择线译码器被配置为对该目标存储单元行地址的低位进行译码，以生成该子字线选择信号。

该子字线选择线驱动器310被配置为响应于该子字线选择信号而驱动多条子字线选择线。该子字线关断电压驱动器被配置为响应于该子字线选择信号或该主字线选择信号而利用不同的电压电平来驱动多条子字线关断电压线。该子字线驱动器330被配置为响应于该主字线、该子字线选择线和该子字线关断电压线上的信号来驱动多条子字线。

具体的，该子字线选择线驱动器310响应于从该译码模块100输出的该子字线选择信号而驱动子字线选择线(图7中未示出)。该子字线关断电压线(MWL VSS)驱动器响应于该子字线选择信号而利用不同的电压电平来驱动子字线关断电压线。该子字线驱动器330响应于被驱动的主字线、该被驱动的子字线选择线和被驱动的子字线关断电压线的信号而驱动子字线。可选的，该主字线驱动器、该子字线选择线驱动器310以及该子字线驱动器330的输出信号的激活电平为高电压电平。

可选的，该多条子字线关断电压线的数量等于该多条子字线的数量。

可选的，可以将该子字线关断电压线与该子字线选择线成对并且并行地布置。

可选的，可以将使得子字线关断电压线与主字线成对并且并行地布置。

可选的，可以将该子字线关断电压线连接到子字线驱动器330的关断电压端子。

该子字线选择线驱动器310、该子字线关断电压线驱动器320和该子字线驱动器330的位置排布可以根据实际需要选择，本申请不做限定。可选的，该子字线选择线驱动器310、该子字线关断电压线驱动器320和该子字线驱动器330的位置排布应该以减小该半导体存储装置10的面积为基本准则。

可选的，从该子字线驱动器330延伸的相邻的一对子字线之间还设置了保持器晶体管340。现有技术的保持器晶体管被设计成使得一个保持器晶体管与一个子字线连接，即每一个子字线都对应设置有一个保持器晶体管。在本实施例中，保持器晶体管340可以被设计成使得两个子字线彼此共享一个保持器晶体管340。如此，保持器晶体管340的面积可以降低到现有技术的保持器晶体管的面积的二分之一，这就进一步得减小了该半导体存储装置10的面积。

可选的，从不同的该子字线驱动器330延伸出的子字线被交替布置，这样可以减少子字线的占用面积，从而减小该半导体存储装置10的面积。

请参见图8，本申请实施例三在实施例一的基础上还提供一种半导体存储装置10。

在本实施例中，该主字线驱动模块200包括反相器210，该反相器210响应于该主字线选择信号而被驱动。该主字线驱动模块200中还包括其他元器件，在此不再一一列举。该半导体存储装置10中的该主字线驱动模块200还包括输出区220，该输出区220包括PMOS输出区221和NMOS输出区224，该PMOS输出区221和该NMOS输出区224均与该反相器210的输出端连接。该PMOS是指N型衬底、P沟道、靠空穴的流动运送电流的金属-氧化物-半导体，该NMOS是指P型衬底、N沟道，靠电子的流动运行电流的金属-氧化物-半导体。该PMOS输出区221和该NMOS输出区224组成的输出区220延伸出的该主字线可以为一条或多条。

请参见图9，可选的，该PMOS输出区221包括第一PMOS输出区222和第二PMOS输出区223。该第二PMOS输出区223沿第一方向与该第一PMOS输出区222相邻设置且不接触。该第一NMOS输出区225沿该第一方向与该第二PMOS输出区223相邻设置且不接触，该第二NMOS输出区226沿该第一方向与该第一NMOS输出区225相邻设置且不接触。即，该第一PMOS输出区222、该第二PMOS输出区223、该第一NMOS输出区225和该第二NMOS输出区226依次相邻设置且不接触。

除此之外，该第一PMOS输出区222、该第二PMOS输出区223、该第一NMOS输出区225和该第二NMOS输出区226沿第二方向相互平行，该第一方向和该第二方向垂直。可选的，该第一方向和该第二方向也可以不垂直，只要可以减小该输出区220所占用的面积即可。

现有技术中，输出区220中通常只包括一个PMOS输出区和一个NMOS输出区。通常该一个PMOS输出区在该第一方向上的长度远小于该一个PMOS输出区在该第二方向上的长度。且，该一个NMOS输出区在该第一方向上的长度远小于该一个NMOS输出区在该第二方向上的长度。而本实施例是将现有的该一个PMOS输出区和该一个NMOS输出区切割配置。即，将该一个PMOS输出区分为该第一PMOS输出区222和该第二PMOS输出区223，将该一个NMOS输出区分为该第一NMOS输出区225和该第二NMOS输出区226。由此实现该一个PMOS输出区和该一个NMOS输出区的扁平化，以减小该输出区220在该半导体存储装置10中的占用面积。

在该输出区220扁平化后，该第一PMOS输出区222和该第二PMOS输出区223在该第一方向上的长度大于在该第二方向上的高度，该第一NMOS输出区225和该第二NMOS输出区226在该第一方向上的长度大于该第二方向上的高度。

可选的，该第一PMOS输出区222、该第二PMOS输出区223、该第一NMOS输出区225和该第二NMOS输出区226中包含数量相等的栅极227。

可选的，该第一PMOS输出区222包括第一N型衬底2221和第一P沟通，该第二PMOS输出区223包括第二N型衬底2231和第二P沟道2232，该第一NMOS输出区225包括第一P型衬底2251和第一N沟道2252，该第二NMOS输出区226包括第二P型衬底2261和第二N沟道2262。该第一N型衬底2221和该第二N型衬底2231的面积相等，且该第一P型衬底2251和该第二P型衬底2261的面积相等。

该第一N型衬底2221的面积和该第二N型衬底2231的面积相等即表明该第一PMOS输出区222和该第二PMOS输出区223在该第二方向上的高度相等。同理，该第一P型衬底2251的面积和该第二P型衬底2261的面积相等即表明该第一NMOS输出区225和该第二NMOS输出区226在该第二方向上的高度相等。这样就规范化了该PMOS输出区221的形状，也规范化了该NMOS输出区的形状，使得该半导体存储装置10中其他的电路模块可以和该输出区贴合布置，减少了其他电路模块与该输出区之间的空隙。

可选的，该第一N型衬底2221、该第二N型衬底2231、该第一P型衬底2251和该第二P型衬底2261的面积都可以相等，这样就使得该半导体存储装置10中其他的电路模块与该输出区220可以更贴合得安装，以减少该主字线驱动模块200的面积。

可选的，该主字线驱动模块200还可以包括控制区230，该控制区230与该反相器210连接，该反相器210再与该输出区220连接。该控制区230可以对该主字线选择信号进行处理。

可选的，该反相器210和该控制区230可以沿该第二方向设置在该输出区220的底部。相比于现有技术中将该反相器210和该控制区230设置在于该一个PMOS输出区和该一个NMOS输出区相邻的位置，本实施例在改变原有的输出区结构后将该反相器210和该控制区230设置在该输出区220的底部可以使得该主字线驱动模块200的面积更小。

除此之外，该第一P沟道2222和该第二P沟道2232的数量相等，且该第一N沟道2252和该第二N沟道2262的数量相等。结合以上描述的该PMOS输出区221和该NMOS输出区224中包含数量相等的栅极227，该第一P沟道2222、该第二P沟道2232、该第一N沟道2252和该第二N沟道2262的数量可以都相等。

综上，本实施例提供的该半导体存储装置10中将该主字线驱动模块200中输出区220的结构进行调整，将现有技术中输出区原有的一个PMOS输出区和一个NMOS输出区分别配置为两个平行间隔设置的PMOS输出区和两个平行间隔设置的NMOS输出区224。即，将该主字线驱动模块200的输出区220扁平化，以增加该主字线驱动模块200中的空闲区域，使得其他电路模块有更多的布设空间。相比于实施例一，本实施例可以进一步得减小该主字线驱动模块200和该半导体存储装置10的面积。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (15)

1.一种半导体存储装置，其特征在于，包括：

译码模块，被配置为对目标存储单元行地址进行译码，以生成主字线选择信号和子字线选择信号；

主字线驱动模块，与所述译码模块连接，所述主字线驱动模块被配置为响应于所述主字线选择信号而驱动多条主字线；

子字线驱动模块，与所述主字线驱动模块连接，所述子字线驱动模块被配置为响应所述子字线选择信号而驱动多条子字线；

存储单元阵列，一个所述存储单元阵列包括多个存储单元，所述子字线驱动模块布置在所述存储单元阵列的任意一侧边缘处，且所述子字线驱动模块的输出端连接所述存储单元阵列的字线；

至少两个不同的存储单元阵列共同使用一组主字线驱动模块，且一个所述译码模块连接至少一组主字线驱动模块。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述主字线驱动模块的第一侧和第二侧均布置有子字线驱动模块，其中布置在所述主字线驱动模块第一侧的子字线驱动模块和所述主字线驱动模块之间设置有所述译码模块；

所述第一侧和所述第二侧相对设置，且所述第一侧和所述第二侧均有主字线输出。

3.根据权利要求1或2所述的半导体存储装置，其特征在于，所述子字线驱动模块包括：

子字线选择线驱动器，被配置为响应于所述子字线选择信号而驱动多条子字线选择线；

子字线关断电压线驱动器，被配置为响应于所述子字线选择信号或所述主字线选择信号而利用不同的电压电平来驱动多条子字线关断电压线；

子字线驱动器，被配置为响应于所述主字线、所述子字线选择线和所述子字线关断电压线上的信号来驱动多条子字线。

4.根据权利要求3所述的半导体存储装置，其特征在于，所述多条子字线关断电压线的数量等于所述多条子字线的数量。

5.根据权利要求3所述的半导体存储装置，其特征在于，从所述子字线驱动器延伸的相邻的一对子字线之间还设置了保持器晶体管。

6.根据权利要求3所述的半导体存储装置，其特征在于，从不同的所述子字线驱动器延伸出的子字线被交替布置。

7.根据权利要求6所述的半导体存储装置，其特征在于，所述译码模块包括：

主字线译码器，被配置为对所述目标存储单元行地址的预定高位进行译码，以生成所述主字线选择信号；

子字线选择线译码器，被配置为对所述目标存储单元行地址的低位进行译码，以生成所述子字线选择信号；

其中，所述目标存储单元行地址分为高位和低位，所述目标存储单元行地址的低位低于所述目标存储单元行地址的预定高位。

8.根据权利要求2所述的半导体存储装置，其特征在于，还包括：

行地址解读模块，被配置为对目标存储单元地址编码进行解读，以生成所述目标存储单元行地址。

9.根据权利要求8所述的半导体存储装置，其特征在于，所述行地址解读模块布置在所述主字线驱动模块的第三侧，所述第一侧和所述第二侧均与所述第三侧相邻。

10.根据权利要求2所述的半导体存储装置，其特征在于，所述主字线驱动模块包括反相器，所述反相器响应于所述主字线选择信号而被驱动。

11.根据权利要求10所述的半导体存储装置，其特征在于，所述主字线驱动模块还包括输出区，所述输出区包括PMOS输出区和NMOS输出区，所述PMOS输出区和所述NMOS输出区均与所述反相器的输出端连接。

12.根据权利要求11所述的半导体存储装置，其特征在于，

所述PMOS输出区包括：

第一PMOS输出区；

第二PMOS输出区，沿第一方向与所述第一PMOS输出区相邻设置且不接触；

所述NMOS输出区包括：

第一NMOS输出区，沿所述第一方向与所述第二PMOS输出区相邻设置且不接触；

第二NMOS输出区，沿所述第一方向与所述第一NMOS输出区相邻设置且不接触。

13.根据权利要求12所述的半导体存储装置，其特征在于，所述第一PMOS输出区、所述第二PMOS输出区、所述第一NMOS输出区和所述第二NMOS输出区沿第二方向相互平行，所述第一方向和所述第二方向垂直。

14.根据权利要求12所述的半导体存储装置，其特征在于，所述第一PMOS输出区，所述第二PMOS输出区、所述第一NMOS输出区和所述第二NMOS输出区中包含数量相等的栅极。

15.根据权利要求12所述的半导体存储装置，其特征在于，所述第一PMOS输出区包括第一N型衬底和第一P沟道，所述第二PMOS输出区包括第二N型衬底和第二P沟道，所述第一NMOS输出区包括第一P型衬底和第一N沟道，所述第二NMOS输出区包括第二P型衬底和第二N沟道；

所述第一N型衬底和所述第二N型衬底的面积相等，且所述第一P型衬底和所述第二P型衬底的面积相等；

所述第一P沟道和所述第二P沟道的数量相等，且所述第一N沟道和所述第二N沟道的数量相等。

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