KR20100023762A - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

셀 어레이 전체의 워드라인에 네거티브 전압을 인가하지 않고 활성화된 워드라인에 인접한 워드라인에 선택적으로 네거티브 전압을 인가하는 반도체 메모리 장치가 개시된다. 이에 따라, 이웃 게이트 효과에 의해 인근 셀의 오프 상태 특성이 악화되는 것을 최소화할 수 있다.
네거티브 워드라인, 선택적, 셀 블럭, 이웃 워드라인, 네거티브 전압

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 로우 패스 설계에 관한 것이며, 더 자세히는 네거티브 워드라인 구동 기술에 관한 것이다.
반도체 메모리 장치는 기본 단위인 메모리 셀의 집합체이며, 많은 수의 메모리 셀이 매트릭스 형태의 어레이를 이루고 있다. 대표적인 반도체 메모리 장치인 DRAM(Dynamic Random Access Memory)의 메모리 셀은 하나의 NMOS 트랜지스터와 하나의 캐패시터로 구성된다.
도 1은 DRAM 셀의 구성을 나타낸 회로도이다.
도 1을 참조하면, DRAM 셀의 NMOS 트랜지스터(T)는 워드라인(WL)에 게이트가 접속되고 비트라인에 소오스가 접속된다. DRAM 셀의 캐패시터(C)는 NMOS 트랜지스 터(T)의 드레인에 스토리지 노드가 접속되고 셀 플레이트 전압단에 플레이트 노드가 접속된다.
워드라인(WL)은 메모리 셀을 선택하여 활성화하는 신호선으로서 로우 어드레스에 의해 선택된다. 하나의 워드라인(WL)이 선택되면 해당 워드라인(WL)에 고전위 전압(VPP)이 인가되면서 연결된 셀 트랜지스터(T)를 턴온시키고, 캐패시터(C)의 스토리지 노드와 데이터 입출력에 사용되는 신호선인 비트라인이 전하공유(Charge Sharing)를 하면서 1차적인 데이터의 전달이 발생한다. 이것이 DRAM의 액티브 동작이다.
DRAM의 프리차지 동작에서는 액티브 동작시에 선택되었던 워드라인(WL)이 접지전압(VSS) 레벨로 전위가 변경되면서 셀 트랜지스터(T)가 턴오프되고, 캐패시터(C)의 스토리지 노드에 데이터가 저장된다.
한편, DRAM의 메모리 셀은 선택되지 않은 경우에도 누설전류(leakage current)가 존재하기 때문에 일정 시간이 지나면 저장된 데이터가 소실된다. 이러한 데이터의 소실을 방지하기 위해 예정된 시간 간격으로 스토리지 노드의 데이터를 증폭시켜 재저장하는 리프레쉬 동작이 필요하다.
물리적으로 스토리지 노드에서 데이터가 소실되는데 걸리는 시간 특성을 리프레쉬 특성이라 한다. DRAM 제조 공정의 집적도가 향상되면서 메모리 셀과 인접부의 간격이 점차적으로 좁아지고, 이에 따라 스토리지 노드에서의 누설전류는 증가한다. 또한, 스토리지 노드 자체가 갖는 캐패시턴스는 작아지면서 리프레쉬 특성은 더욱더 열화된다.
한편, 셀 트랜지스터에서의 누설전류를 줄이기 위해 셀 트랜지스터의 문턱전압(Threshold voltage)을 높이는 방안을 생각할 수 있으나, 이처럼 셀 트랜지스터의 문턱전압을 높이는 경우, 스토리지 노드에 데이터를 저장하는데 걸리는 시간이 증가하는 단점이 있다.
네거티브 워드라인 방식은 워드라인이 선택되지 않는 프리차지 상태에서 워드라인의 전위를 기존의 접지전압(VSS) 레벨보다 낮은 네거티브 전위로 유지하여 셀 트랜지스터의 문턱전압을 높이지 않고도 게이트-소오스 전압(Vgs) 관계를 이용하여 누설전류를 단속하기 때문에 스토리지 노드에 데이터를 저장하는 걸리는 시간 특성을 열화시키지 않으면서 리프레쉬 특성 개선이 가능하다.
그런데, 네거티브 워드라인 방식은 기본적으로 워드라인의 전위 변화 폭(스윙 폭) 증가에 따른 전류 소모량 증대라는 단점을 가지고 있다. 즉, 선택된 워드라인의 전위는 외부에서 공급되는 고전위 전압(VPP) 레벨이고, 선택되지 않은 워드라인의 전위는 접지전압(VSS)보다 낮은 네거티브 워드라인 전압(VBBW)이기 때문에 워드라인에 대한 전위 변화 폭이 네거티브 워드라인 방식을 채택하지 않은 경우에 비해 커지게 되어 전류 소모량이 늘어나게 되고, 또한 내부 전원 회로에서 생성되는 고전위 전압(VPP) 및 네거티브 워드라인 전압(VBBW)이 감당해야 할 전류의 양도 늘어나게 된다.
그리고, 비트라인-워드라인 단락 불량이 발생하는 경우, 네거티브 워드라인 방식의 적용에 의해 전류 소모가 증가하는 문제점이 따른다.
한편, 보통 FinFET과 같이 문턱전압이 낮은 트랜지스터의 경우에는 전체 셀 어레이에 대해 네거티브 워드라인 방식의 적용이 필요하지만, 리세스 채널(recessed channel) 구조의 트랜지스터의 경우에는 문턱전압이 낮아지는 현상이 없어 전체 셀에 대한 네거티브 워드라인 방식의 적용이 꼭 필요한 것은 아니다.
만일 이러한 구조에서 전체 셀에 대한 네거티브 워드라인 방식을 적용한다면 전체 셀의 채널 도핑이 낮아져 채널 문턱전압을 낮게 가져갈 수 있고, 이는 워드라인 구동전압인 고전위 전압(VPP)의 레벨을 낮추어도 적절한 전류 구동 능력을 가지게 됨을 의미한다.
하지만, 이 경우 인접한 워드라인에 의해 채널 전압이 흔들리는 이웃 게이트 효과(neighbor gate effect)가 심화될 수 있다. 즉, 선택된 워드라인이 높은 전압 레벨로 액티브되면 그와 활성영역(active area)을 공유하는 인접 워드라인에 의해 통제되는 채널 부분은 네거티브 워드라인 전압(VBBW) 적용에 의해 채널 도핑이 매우 낮아진 상태이므로 큰 전압 상승 효과를 겪게 되고, 이는 해당 셀의 오프 특성을 악화시켜 누설전류를 증가시키는 결과를 초래한다.
리세스 채널 구조의 트랜지스터의 경우, 이웃 셀(neighbor cell)의 채널이 옆으로 지나는 워드라인과 마주보고 있기 때문에 플라나 채널(planar channel) 구조의 트랜지스터에 비해 더 큰 영향을 받을 수 있다. 더구나, 새들 게이트(Saddle gate) 구조의 트랜지스터의 경우에는 리세스 채널 구조의 트랜지스터에 비해 더 이 웃 셀의 채널에 영향을 줄 수 있다.
한편, 기술이 발전함에 따라 워드라인과 워드라인 사이의 스페이스는 점점 더 좁아지게 되는데, 이 경우 이웃 게이트 효과는 매우 심각한 문제를 야기할 것임을 예상할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 네거티브 워드라인 방식 적용시 이웃 게이트 효과가 심화되는 현상을 방지할 수 있는 반도체 메모리 장치 및 그 구동방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 네거티브 워드라인 방식 적용에 따른 불필요한 전류 소모의 증가를 방지할 수 있는 반도체 메모리 장치 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 제1 측면에 따르면, 액티브 커맨드가 인가되어 선택된 어느 하나의 워드라인이 액티브 됨에 따라, 액티브된 워드라인이 고전위 전압으로 구동되는 구간에서 액티브된 워드라인에 인접한 액티브되지 않은 적어도 하나의 워드라인과 나머지 액티브되지 않은 워드라인에 대한 워드라인 구동 전압을 서로 다른 레벨로 인가하는 반도체 메모리 장치가 제공된다.
본 발명의 제2 측면에 따르면, 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 접지전압으로 구동하는 단계; 및 액티브 구간동안, 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 네거티브 전압으로 구동하는 단계를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 제3 측면에 따르면, 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 제1 네거티브 전압으로 구동하는 단계; 및 액티브 구간동안, 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압으로 구동하고, 나머지 액티브되지 않은 서브 워드라인들을 상기 제1 네거티브 전압으로 구동하는 단계를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 제4 측면에 따르면, 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 접지전압으로 구동하는 단계; 및 액티브 구간동안, 액티브된 서브 워드라인이 속하지 않은 단위 셀 블럭의 서브 워드라인을 상기 접지전압으로 구동하고, 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들을 선택적으로 제1 네거티브 전압으로 구동하고, 상기 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들 중 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압으로 구동하는 단계를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 제5 측면에 따르면, 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 제1 네거티브 전압으로 구동하는 단계; 및 액티브 구간동안, 액티브된 서브 워드라인이 속하지 않은 단위 셀 블럭의 서브 워드라인을 상기 제1 네거티브 전압으로 구동하고, 액티브된 서브 워 드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들을 선택적으로 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압으로 구동하고, 상기 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들 중 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 상기 제2 네거티브 전압보다 낮은 레벨의 제3 네거티브 전압으로 구동하는 단계를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
본 발명의 제6 측면에 따르면, 로우 어드레스의 예정된 상위 비트를 디코딩하여 메인 워드라인 선택신호를 생성하기 위한 메인 워드라인 디코더; 상기 로우 어드레스의 예정된 하위 비트를 디코딩하여 서브 워드라인 선택신호를 생성하기 위한 서브 워드라인 선택라인 디코더; 상기 메인 워드라인 선택신호에 응답하여 다수의 메인 워드라인을 구동하기 위한 메인 워드라인 드라이버; 상기 서브 워드라인 선택신호에 응답하여 다수의 서브 워드라인 선택라인을 구동하기 위한 서브 워드라인 선택라인 드라이버; 상기 서브 워드라인 선택신호 및/또는 상기 메인 워드라인 선택신호에 응답하여 다수의 서브 워드라인 오프전원 라인을 서로 다른 전압 레벨로 구동하기 위한 서브 워드라인 오프전원 라인 드라이버; 및 메인 워드라인 신호, 서브 워드라인 선택라인 신호, 서브 워드라인 오프전원 라인 신호에 응답하여 다수의 서브 워드라인을 구동하기 위한 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치가 제공된다.
본 발명의 제7 측면에 따르면, 로우 어드레스의 예정된 상위 비트를 디코딩하여 메인 워드라인 선택신호를 생성하기 위한 메인 워드라인 디코더; 상기 로우 어드레스의 예정된 하위 비트를 디코딩하여 서브 워드라인 선택신호를 생성하기 위한 서브 워드라인 선택라인 디코더; 상기 메인 워드라인 선택신호에 응답하여 다수의 메인 워드라인을 구동하기 위한 메인 워드라인 드라이버; 상기 서브 워드라인 선택신호에 응답하여 다수의 서브 워드라인 선택라인을 구동하기 위한 서브 워드라인 선택라인 드라이버; 다수의 단위 셀 블록에 대응하는 다수의 블록 액티브 신호에 응답하여 단위 셀 블록별로 할당된 다수의 서브 워드라인 오프전원 라인을 서로 다른 전압 레벨로 구동하기 위한 서브 워드라인 오프전원 라인 드라이버; 및 메인 워드라인 신호, 서브 워드라인 선택라인 신호, 서브 워드라인 오프전원 라인 신호에 응답하여 다수의 서브 워드라인을 구동하기 위한 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치가 제공된다.
본 발명은 네거티브 워드라인 방식 적용시 이웃 게이트 효과가 심화되는 현상을 방지할 수 있으며, 불필요한 전류 소모의 증가를 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.
도 2a에 도시된 바와 같이, 액티브 커맨드가 인가되어 선택된 어느 하나의 워드라인이 액티브 되면, 액티브된 워드라인(A)이 고전위 전압(VPP)으로 구동되는 구간에서 액티브된 워드라인에 인접한(영향을 받는) 워드라인(B)과 나머지 워드라인(액티브 되지 않은 워드라인 중 (B)에 해당하지 않는 워드라인)(C)에 대한 워드라인 구동 전압을 서로 다른 레벨로 인가한다. 여기서, 워드라인이라 함은 계층적 워드라인 구조에서 서브 워드라인(SWL)을 의미하며, 바람직하게는 액티브된 워드라인에 인접한 워드라인(B)에 대한 워드라인 구동 전압이 나머지 워드라인(C)에 대한 워드라인 구동 전압보다 낮은 레벨이 된다.
한편, 액티브된 서브 워드라인에 인접한(영향을 받는) 워드라인(B)에는 액티브된 서브 워드라인(A)과 활성영역(active area)을 공유하는 이웃 서브 워드라인(neighbor WL)과, 액티브된 서브 워드라인(A)에 인접한 소자분리영역(isolation area)을 지나가는 패싱 서브 워드라인(passing WL)과, 액티브된 서브 워드라인(A)에 대응하는 메인 워드라인(MWL)을 공유하는 액티브되지 않은 서브 워드라인들, 액티브된 서브 워드라인(A)이 속한 단위 셀 블럭(단위 비트라인 센스앰프 블럭 및 단위 서브 워드라인 드라이버 블럭에 대응하는 단위 메모리 영역임) 내의 액티브되지 않은 서브 워드라인들이 있다.
도 2b는 본 발명의 제1 실시예에 따른 선택적인 네거티브 워드라인 방식을 설명하기 위한 워드라인 구동 전압의 파형도이다.
도 2b를 참조하면, 본 실시예에 따른 선택적인 네거티브 워드라인 방식은, 우선 프리차지 상태에서 모든 서브 워드라인을 접지전압(VSS) 레벨로 구동한다.
다음으로, 액티브 커맨드가 인가되어 하나의 서브 워드라인이 액티브되면, 액티브 구간 동안 해당 서브 워드라인은 고전위 전압(VPP) 레벨로 구동된다(A). 이때, 액티브 되지 않은 서브 워드라인 중 액티브된 서브 워드라인에 인접한(영향을 받는) 서브 워드라인은 네거티브 전압(V-, 예컨대, -0.2V)으로 구동하고(B), 나머지 액티브되지 않은 서브 워드라인들은 그대로 접지전압(VSS) 레벨을 유지하도록 한다(C). 여기서, 액티브 되지 않은 서브 워드라인 중에서 네거티브 전압(V-)으로 구동되는 서브 워드라인으로 이웃 서브 워드라인(neighbor WL)만 선택할 수 있고, 이웃 버스 워드라인과 함께 패싱 서브 워드라인(passing WL)까지 선택할 수 있다. 또한, 액티브된 서브 워드라인에 대응하는 메인 워드라인(MWL)을 공유하는 모든 서브 워드라인들을 선택적으로 네거티브 전압(V-)으로 구동할 수 있으며, 액티브된 서브 워드라인이 속한 단위 셀 블럭 내의 액티브되지 않은 서브 워드라인들을 선택적으로 네거티브 전압(V-)으로 구동할 수 있다.
이후, 액티브 구간이 지나면 모든 서브 워드라인은 다시 접지전압(VSS) 레벨로 프리차지된다.
이와 같이 액티브되지 않은 서브 워드라인 중 액티브된 서브 워드라인에 인접한(영향을 받는) 서브 워드라인에만 선택적으로 네거티브 워드라인 방식을 적용하게 되면, 액티브되지 않은 모든 서브 워드라인을 네거티브 전압으로 프리차지 하는 일반적인 네거티브 워드라인 방식에 비해 보다 효율적으로 이웃 게이트 효과를 개선할 수 있으며, 일반적인 네거티브 워드라인 방식의 문제점인 불필요한 전류 소모의 증가를 방지하고 파워 안정성을 확보할 수 있다.
도 2c는 본 발명의 제2 실시예에 따른 선택적인 네거티브 워드라인 방식을 설명하기 위한 워드라인 구동 전압의 파형도이다.
도 2c를 참조하면, 본 실시예에 따른 선택적인 네거티브 워드라인 방식은, 우선 프리차지 상태에서 모든 서브 워드라인을 제1 네거티브 전압(V-, 예컨대, -0.2V) 레벨로 구동한다.
다음으로, 액티브 커맨드가 인가되어 하나의 서브 워드라인이 액티브되면, 액티브 구간 동안 해당 서브 워드라인은 고전위 전압(VPP) 레벨로 구동된다(A). 이때, 액티브 되지 않은 서브 워드라인 중 액티브된 서브 워드라인에 인접한(영향을 받는) 서브 워드라인은 제1 네거티브 전압(V-)보다 낮은 제2 네거티브 전압(V2-, 예컨대, -0.4V)으로 구동하고(B), 나머지 액티브되지 않은 서브 워드라인들은 그대로 제1 네거티브 전압(V-) 레벨을 유지하도록 한다(C). 여기서, 액티브 되지 않은 서브 워드라인 중에서 제2 네거티브 전압(V2-)으로 구동되는 서브 워드라인으로 이웃 서브 워드라인(neighbor WL)만 선택할 수 있고, 이웃 버스 워드라인과 함께 패싱 서브 워드라인(passing WL)까지 선택할 수 있다. 또한, 액티브된 서브 워드라인에 대응하는 메인 워드라인(MWL)을 공유하는 모든 서브 워드라인들을 선택적으로 제2 네거티브 전압(V2-)으로 구동할 수 있으며, 액티브된 서브 워드라인이 속한 단위 셀 블럭 내의 액티브되지 않은 서브 워드라인들을 선택적으로 제2 네거티브 전압(V2-)으로 구동할 수 있다.
이후, 액티브 구간이 지나면 모든 서브 워드라인은 다시 제1 네거티브 전압(V-) 레벨로 프리차지된다.
이와 같이 본 실시예에서는 기본적으로 액티브되지 않은 모든 서브 워드라인을 네거티브 전압(V-)으로 프리차지 하는 일반적인 네거티브 워드라인 방식을 따르면서, 액티브되지 않은 서브 워드라인 중 액티브된 서브 워드라인에 인접한(영향을 받는) 서브 워드라인을 선택적으로 보다 낮은 네거티브 전압(V2-)으로 구동한다. 이 경우, 일반적인 네거티브 워드라인 방식이 가진 전류 소모 및 파워 안정성 문제의 극복은 어렵지만, 고전위 전압(VPP)의 레벨을 낮추어도 큰 전류 구동 능력을 보이게 되고, 평균적인 셀 누설전류를 낮추고, 나아가 이웃 게이트 효과에 의한 누설전류도 개선할 수 있게 된다.
도 3은 일반적인 DRAM의 메모리 셀 영역의 구성을 나타낸 블럭 다이어그램이다.
도 3에 도시된 바와 같이, 메모리 셀 영역은 다수의 단위 셀 블럭(흔히 셀 매트 블럭(Cell MAT block)이라 불리움)과 그에 대응하는 단위 비트라인 센스앰프 블럭(SA block)이 교대로 배치되는 구조를 가진다. 한편, 각 단위 셀 블럭의 양 사이드에는 해당 단위 셀 블럭의 서브 워드라인을 구동하기 위한 서브 워드라인 드라이버 블럭(SWD)이 배치된다.
액티브 커맨드가 인가되어 어느 하나의 서브 워드라인이 액티브되면, 해당 서브 워드라인에 연결된 셀의 캐패시터(C)에 저장된 데이터가 센싱되는데, 이때 비트라인(BL)의 전위는 비트라인 프리차지 전압 VBLP(=VCORE/2)에서 접지전압 VSS(=0V)로 하강하게 된다. 결국 셀 트랜지스터(T) 입장에서는 소오스 전압이 하강 하게 되는 셈이다. 따라서, 액티브되지 않은(non-activated) 셀 트랜지스터의 경우 워드라인(WL)은 접지전압(VSS) 레벨로 일정하게 유지되고 기판 바이어스 역시 백바이어스 전압(VBB) 레벨로 일정하게 유지되는 상태에서 비트라인 전압이 하강하게 되면, 결국 게이트-소오스 전압(Vgs)이 커지고 바디-소오스 전압(Vbs)은 작아져 문턱전압이 감소하게 된다.
액티브된 단위 셀 블럭(activated cell MAT block)과 액티브되지 않은 셀 블럭(non-activated cell MAT block)에서 위의 동작으로 인한 차이를 확인할 수 있다. 일반적으로 이러한 상태에서 액티브된 셀 블럭 내에서 리텐션 동작시 발생하는 누설전류를 다이나믹 리텐션 전류(dynamic retention current)라고 부르게 되는데, 이 전류는 액티브되지 않은 셀 블럭에서의 리텐션 동작시 발생하는 누설전류에 비해 상당히 큰 양이 된다. 이에, 낮아진 문턱전압으로 인한 누설전류를 개선하기 위해, 다이나믹 전류가 발생하는 셀의 채널 도핑을 높여 문턱전압을 높게 해주어 셀의 오프 전류를 감소시킨다. 하지만, 이 경우 반대로 액티브되지 않은 셀 블럭의 셀들은 과도한 채널 도핑으로 인해 필요 이상으로 문턱전압이 높아져 있는 상태가 된다. 결국, 특정 단위 셀 블럭의 누설전류를 개선하기 위해 나머지 단위 셀 블럭들의 셀이 필요 이상의 높은 채널 도핑이 되어 높은 문턱 전압을 갖게 된다.
전술한 제1 및 제2 실시예에서 이미 액티브된 서브 워드라인이 속한 단위 셀 블럭을 선택적으로 구동(2단계)하는 예를 설명한 바 있다.
본 발명의 제3 및 제4 실시예에 따른 선택적인 네거티브 워드라인 방식은 액티브된 단위 셀 블럭과 액티브되지 않은 단위 셀 블럭을 선택적으로 구동함과 동시 에, 액티브된 단위 셀 블럭 내에서 액티브된 서브 워드라인에 인접한 서브 워드라인을 선택적으로 구동(3단계)하는 방식이다.
본 발명의 제3 실시예에 따른 선택적인 네거티브 워드라인 방식은, 우선 프리차지 상태에서 모든 단위 셀 블럭 내의 서브 워드라인을 접지전압(VSS) 레벨로 구동한다.
다음으로, 액티브 커맨드가 인가되어 하나의 서브 워드라인이 액티브되면, 액티브 구간 동안 해당 서브 워드라인은 고전위 전압(VPP) 레벨로 구동된다. 이때, 액티브된 서브 워드라인이 속하지 않은 단위 셀 블럭들의 서브 워드라인들은 접지전압(VSS) 레벨을 유지하며, 액티브된 서브 워드라인이 속한 단위 셀 블럭 내의 액티브 되지 않은 서브 워드라인은 제1 네거티브 전압(V-)으로 구동하고, 그 중에서도 액티브된 서브 워드라인에 인접한(영향을 받는) 서브 워드라인은 제1 네거티브 전압(V-)보다 낮은 레벨의 제2 네거티브 전압(V2-)으로 구동된다. 여기서, 액티브 되지 않은 서브 워드라인 중에서 제2 네거티브 전압(V2-)으로 구동되는 서브 워드라인으로 이웃 서브 워드라인(neighbor WL)만 선택할 수 있고, 이웃 버스 워드라인과 함께 패싱 서브 워드라인(passing WL)까지 선택할 수 있다. 또한, 액티브된 서브 워드라인에 대응하는 메인 워드라인(MWL)을 공유하는 모든 서브 워드라인들을 선택적으로 제2 네거티브 전압(V2-)으로 구동할 수 있다.
이후, 액티브 구간이 지나면 모든 단위 셀 블럭 내의 서브 워드라인은 다시 접지전압(VSS) 레벨로 프리차지된다.
이와 같이 본 실시예에서는 액티브된 단위 셀 블럭과 액티브되지 않은 단위 셀 블럭의 워드라인을 선택적으로 네거티브 구동하고, 이와 동시에 액티브된 단위 셀 블럭 내의 액티브되지 않은 서브 워드라인들에 대해서도 액티브된 서브 워드라인에의 인접 여부에 따라 선택적인 네거티브 구동을 실시한다. 이 경우, 이웃 게이트 효과를 개선하는 효과와 불필요한 전류 소모 증가 방지 및 파워 안정성 확보의 효과를 기대할 수 있는 것과 더불어, 특정 단위 셀 블럭의 누설전류를 개선하기 위해 나머지 단위 셀 블럭들의 셀이 필요 이상의 높은 채널 도핑이 되어 높은 문턱 전압을 갖게 되는 문제를 해결할 수 있다.
본 발명의 제4 실시예에 따른 선택적인 네거티브 워드라인 방식은, 우선 프리차지 상태에서 모든 단위 셀 블럭 내의 서브 워드라인을 제1 네거티브 전압(V-) 레벨로 구동한다.
다음으로, 액티브 커맨드가 인가되어 하나의 서브 워드라인이 액티브되면, 액티브 구간 동안 해당 서브 워드라인은 고전위 전압(VPP) 레벨로 구동된다. 이때, 액티브된 서브 워드라인이 속하지 않은 단위 셀 블럭들의 서브 워드라인들은 제1 네거티브 전압(V-) 레벨을 유지하며, 액티브된 서브 워드라인이 속한 단위 셀 블럭 내의 액티브 되지 않은 서브 워드라인은 제1 네거티브 전압(V-)보다 낮은 레벨의 제2 네거티브 전압(V2-)으로 구동하고, 그 중에서도 액티브된 서브 워드라인에 인접한(영향을 받는) 서브 워드라인은 제2 네거티브 전압(V2-)보다 낮은 레벨의 제3 네거티브 전압(V3-)으로 구동된다. 여기서, 액티브 되지 않은 서브 워드라인 중에서 제3 네거티브 전압(V3-)으로 구동되는 서브 워드라인으로 이웃 서브 워드라 인(neighbor WL)만 선택할 수 있고, 이웃 버스 워드라인과 함께 패싱 서브 워드라인(passing WL)까지 선택할 수 있다. 또한, 액티브된 서브 워드라인에 대응하는 메인 워드라인(MWL)을 공유하는 모든 서브 워드라인들을 선택적으로 제3 네거티브 전압(V3-)으로 구동할 수 있다.
이후, 액티브 구간이 지나면 모든 단위 셀 블럭 내의 서브 워드라인은 다시 제1 네거티브 전압(V-) 레벨로 프리차지된다.
이와 같이 본 실시예에서는 기본적으로 서브 워드라인에 대해 네거티브 구동을 수행하되, 액티브된 단위 셀 블럭과 액티브되지 않은 단위 셀 블럭의 워드라인을 선택적으로 네거티브 구동하고, 이와 동시에 액티브된 단위 셀 블럭 내의 액티브되지 않은 서브 워드라인들에 대해서도 액티브된 서브 워드라인에의 인접 여부에 따라 선택적인 네거티브 구동을 실시한다. 이 경우, 일반적인 네거티브 워드라인 방식이 가진 전류 소모 및 파워 안정성 문제의 극복은 어렵지만, 이웃 게이트 효과를 개선하는 효과와 불필요한 전류 소모 증가 방지 및 파워 안정성 확보의 효과를 기대할 수 있는 것과 더불어, 특정 단위 셀 블럭의 누설전류를 개선하기 위해 나머지 단위 셀 블럭들의 셀이 필요 이상의 높은 채널 도핑이 되어 높은 문턱 전압을 갖게 되는 문제를 해결할 수 있다.
도 4는 본 발명의 제5 실시예에 따른 DRAM의 로우 경로(row path)의 회로 구성을 나타낸 블럭 다이어그램이다.
도 4를 참조하면, 본 실시예에 따른 DRAM의 로우 경로에는, 로우 어드레스의 예정된 상위 비트를 디코딩하여 메인 워드라인 선택신호를 생성하기 위한 메인 워드라인 디코더(40)와, 로우 어드레스의 예정된 하위 비트를 디코딩하여 서브 워드라인 선택신호를 생성하기 위한 FX 디코더(42)와, 메인 워드라인 디코더(40)로부터 출력된 메인 워드라인 선택신호에 응답하여 메인 워드라인(MWLB<0:63>)을 구동하기 위한 메인 워드라인(MWL) 드라이버(44)와, FX 디코더(42)로부터 출력된 서브 워드라인 선택신호에 응답하여 서브 워드라인 선택라인(FX<0:7>)(도시되지 않았지만 FX<0:7> 라인의 컴플리멘터리 라인인 FXB<0:7>도 포함됨)을 구동하기 위한 서브 워드라인 선택라인(FX) 드라이버(46)와, 서브 워드라인 선택신호에 응답하여 서브 워드라인 오프전원(FXVSS) 라인(FXVSS<0:7>)을 서로 다른 전압 레벨로 구동하기 위한 서브 워드라인 오프전원(FXVSS) 라인 드라이버(48)와, 메인 워드라인 신호(MWLB<0:63>), 서브 워드라인 선택라인 신호(FX<0:7> 및 FXB<0:7>), 서브 워드라인 오프전원 라인 신호(FXVSS<0:7>)에 응답하여 서브 워드라인(SWL<0:511>)을 구동하기 위한 서브 워드라인 드라이버(SWD)를 구비한다. 여기서, MWL 드라이버(44), FX 드라이버(46), 서브 워드라인 드라이버(SWD)의 출력신호의 활성화 레벨은 고전위 전압(VPP) 레벨이다.
본 실시예는 로우 경로에서 서브 워드라인 드라이버(SWD)와 홀(hole) 영역의 일부 변경을 통해 용이하게 구현할 수 있다. 일반적으로 메인 워드라인(MWL) m개와 서브 워드라인 선택라인(FX) n개의 m:n 코딩을 통해 서브 워드라인(SWL)의 수는 m×n개가 된다. 본 실시예의 경우(m=64, n=8), 기본적으로 8개씩의 FX 라인 및 FXB 라인과 쌍을 이뤄 평행하게 배치되는 FXVSS 라인 8개를 새롭게 추가하였으며, 이 FXVSS 라인에 선택적으로 네거티브 전압을 인가하는 것이 가능하도록 FXVSS 드라이버를 구현하였다. FXVSS 라인은 서브 워드라인 드라이버(SWD)의 오프전압 단자에 연결된다.
도 5는 전술한 본 발명의 제5 실시예에 따른 워드라인 구동 방식을 위한 라인 배치를 나타낸 도면이다.
도 5에 도시된 바와 같이, 새롭게 추가된 FXVSS 라인 8개는 기존의 FX 라인 8개 라인과 각각 쌍을 이루어 평행하게 배치된다.
도 6은 일반적인 워드라인 구동 방식을 위한 라인 배치를 나타낸 도면으로, 이를 참조하면 본 발명의 제5 실시예를 좀 더 용이하게 이해할 수 있을 것이다.
한편, 본 실시예에서는 액티브 커맨드에 의해 특정 FX 라인이 활성화되는 경우, 이 FX 라인의 주변에 배치된 활성화되지 않은 FX 라인에 대응하는 FXVSS 라인에 선택적으로 네거티브 전압을 인가한다. 이에 따라, 메인 워드라인(MWL)과 FX 라인의 조합으로 특정 서브 워드라인(SWL)이 액티브되면, 이 액티브된 서브 워드라인에 인접한 액티브 되지 않은 서브 워드라인에 선택적으로 네거티브 전압을 인가할 수 있다.
여기서, 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식은 앞선 실시예들에서 살펴본 바와 같이 다양하다.
도 7a 및 도 7b는 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식에 따른 본 발명의 제5 실시예에 따른 FXVSS 드라이버(48)의 구현예를 나타낸 도면이다.
우선, 도 7a는 이웃 서브 워드라인(neighbor WL)에만 선택적으로 네거티브 전압을 인가하는 경우에 해당하며, 도 7b는 이웃 서브 워드라인(neighbor WL)과 함께 패싱 서브 워드라인(passing WL)에 선택적으로 네거티브 전압을 인가하는 경우에 해당한다.
도 7a 및 도 7b에 도시된 FXVSS 드라이버(48)는 공히, 접지전압(VSS)을 FXVSS 라인으로 전달하기 위한 제1 NMOS 트랜지스터(M1)와, 네거티브 전압(VNWL)을 FXVSS 라인으로 전달하기 위한 제2 NMOS 트랜지스터(M2)와, 제1 및 제2 NMOS 트랜지스터(M1, M2)의 스위칭을 제어하기 위한 제어부로 구성된다.
도 7a의 경우, 제어부는 해당 FX 라인(FXk)과 다음 FX 라인(FXk+1)의 신호를 입력으로 하는 배타적부정논리합 게이트(XNOR1)와, 배타적부정논리합 게이트(XNOR1)의 출력신호를 반전시켜 제2 NMOS 트랜지스터(M2)의 게이트로 인가하기 위한 인버터(INV1)를 구비한다.
여기서, 회로도와 함께 기재된 진리표와 같이 해당 FX 라인(FXk)과 다음 FX 라인(FXk+1)이 모두 비활성화된 경우(0/0)에는 접지전압(VSS)을 해당 FXVSS 라인(FXVSSk)으로 전달하고, 다음 FX 라인(FXk+1)이 활성화된 경우(0/1)에는 네거티브 전압(VNWL)을 해당 FXVSS 라인(FXVSSk)으로 전달한다. 참고적으로, 해당 FX 라인(FXk)이 활성화된 경우(1/0)에는 어짜피 워드라인 오프전압인 접지전압(VSS) 또는 네거티브 전압(VNWL)이 아닌 고전위 전압(VPP)으로 서브 워드라인을 구동하기 때문에 어느 전압이 선택되어도 상관없고, 해당 FX 라인(FXk)과 해당 FX 라인(FXk+1)이 모두 활성화된 경우(1/1)는 존재하지 않기 때문에 고려하지 않는다.
도 7b의 경우, 제어부는 해당 FX 라인(FXk), 이전 FX 라인(FXk-1), 다음 FX 라인(FXk+1)의 신호를 입력으로 하는 배타적부정논리합 게이트(XNOR2)와, 배타적부정논리합 게이트(XNOR2)의 출력신호를 반전시켜 제2 NMOS 트랜지스터(M2)의 게이트로 인가하기 위한 인버터(INV2)를 구비한다.
여기서, 회로도와 함께 기재된 진리표와 같이 해당 FX 라인(FXk), 다음 FX 라인(FXk+1), 이전 워드라인(FXk-1)이 모두 비활성화된 경우(0/0/0)에는 접지전압(VSS)을 해당 FXVSS 라인(FXVSSk)으로 전달하고, 다음 FX 라인(FXk+1)이 활성화된 경우(0/0/1) 또는 이전 FX 라인(FXk-1)이 활성화된 경우(1/0/0)에는 네거티브 전압(VNWL)을 해당 FXVSS 라인(FXVSSk)으로 전달한다.
한편, 본 발명의 제5 실시예에 따른 FXVSS 드라이버(48)는 도 7a 또는 도 7b에 도시된 회로를 FXVSS 라인의 수(n=8개)만큼 구비하게 되며, 접지전압(VSS)을 제1 네거티브 전압(V-)으로 대체하고, 네거티브 전압(VNWL)을 제2 네거티브 전압(V2-)으로 대체할 수 있다.
본 발명의 제6 실시예는 전술한 도 4에서와 같이 FXVSS 라인의 수를 n(=8)개로 설정하지 않고, FXVSS 라인의 수를 n×m(512개)로 설정하여 각각의 서브 워드라인 드라이버에 1:1로 대응되도록 구현하는 것이다. 이 경우, 전술한 제5 실시예와 비교하여, FXVSS 라인의 수가 늘어나는 단점이 있기는 하나, FXVSS 드라이버(48)가 액티브된 메인 워드라인 신호(MWLB<0:63>)에 대응하는 서브 워드라인만을 선택적으로 네거티브 구동할 수 있기 때문에 전류 소모 저감 측면에서는 유리하다.
도 8a 및 도 8b는 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식에 따른 본 발명의 제6 실시예에 따른 FXVSS 드라이버의 구현예를 나타낸 도면이다.
우선, 도 8a는 이웃 서브 워드라인(neighbor WL)에만 선택적으로 네거티브 전압을 인가하는 경우에 해당하며, 도 8b는 이웃 서브 워드라인(neighbor WL)과 함께 패싱 서브 워드라인(passing WL)에 선택적으로 네거티브 전압을 인가하는 경우에 해당한다.
도 8a 및 도 8b에 도시된 FXVSS 드라이버들 역시 공히 접지전압(VSS)을 FXVSS 라인으로 전달하기 위한 제1 NMOS 트랜지스터(M1)와, 네거티브 전압(VNWL)을 FXVSS 라인으로 전달하기 위한 제2 NMOS 트랜지스터(M2)와, 제1 및 제2 NMOS 트랜지스터(M1, M2)의 스위칭을 제어하기 위한 제어부로 구성된다.
도 8a의 경우, 제어부는 해당 FX 라인(FXk)과 다음 FX 라인(FXk+1)의 신호를 입력으로 하는 배타적부정논리합 게이트(XNOR3)와, 배타적부정논리합 게이트(XNOR3)의 출력신호와 해당 메인 워드라인 신호(MWLBj)를 입력으로 하는 부정논리합 게이트(NOR1)와, 부정논리합 게이트(NOR1)의 출력신호를 반전시켜 제1 NMOS 트랜지스터(M1)의 게이트로 인가하기 위한 인버터(INV3)를 구비한다.
여기서, 회로도와 함께 기재된 진리표와 같이 해당 메인 워드라인 신호(MWLBj)가 논리레벨 로우로 활성화된 상태를 전제로 하여, 해당 FX 라인(FXk)과 다음 FX 라인(FXk+1)이 모두 비활성화된 경우(0/0)에는 접지전압(VSS)을 해당 FXVSS 라인(FXVSSk×j)으로 전달하고, 다음 FX 라인(FXk+1)이 활성화된 경우(0/1)에는 네거티브 전압(VNWL)을 해당 FXVSS 라인(FXVSSk×j)으로 전달한다. 참고적으로, 해당 메인 워드라인 신호(MWLBj)가 논리레벨 하이로 비활성화된 경우에는 해당 FX 라인(FXk)과 다음 FX 라인(FXk+1)의 상태와 무관하게 해당 FXVSS 라인(FXVSSk×j)에 접지전압(VSS)이 전달된다.
도 8b의 경우, 제어부는 해당 FX 라인(FXk), 이전 FX 라인(FXk-1), 다음 FX 라인(FXk+1)의 신호를 입력으로 하는 배타적부정논리합 게이트(XNOR3)와, 배타적부정논리합 게이트(XNOR3)의 출력신호와 해당 메인 워드라인 신호(MWLBj)를 입력으로 하는 부정논리합 게이트(NOR2)와, 부정논리합 게이트(NOR2)의 출력신호를 반전시켜 제1 NMOS 트랜지스터(M1)의 게이트로 인가하기 위한 인버터(INV4)를 구비한다.
여기서, 회로도와 함께 기재된 진리표와 같이 해당 메인 워드라인 신호(MWLBj)가 논리레벨 로우로 활성화된 상태를 전제로 하여, 해당 FX 라인(FXk), 이전 FX 라인(FXk-1), 다음 FX 라인(FXk+1)이 모두 비활성화된 경우(0/0/0)에는 접지전압(VSS)을 해당 FXVSS 라인(FXVSSk×j)으로 전달하고, 이전 FX 라인(FXk-1) 또는 다음 FX 라인(FXk+1)이 활성화된 경우(1/0/0 또는 0/0/1)에는 네거티브 전압(VNWL)을 해당 FXVSS 라인(FXVSSk×j)으로 전달한다. 해당 메인 워드라인 신호(MWLBj)가 논리레벨 하이로 비활성화된 경우에는 역시 이전 FX 라인(FXk-1), 해당 FX 라인(FXk), 다음 FX 라인(FXk+1)의 상태와 무관하게 해당 FXVSS 라인(FXVSSk×j)에 접지전압(VSS)이 전달된다.
한편, 본 발명의 제6 실시예에서 접지전압(VSS)을 제1 네거티브 전압(V-)으 로 대체하고, 네거티브 전압(VNWL)을 제2 네거티브 전압(V2-)으로 대체할 수 있다.
도 9는 본 발명의 제7 실시예에 따른 DRAM의 로우 경로(row path)의 회로 구성을 나타낸 블럭 다이어그램이다.
도 9를 참조하면, 본 실시예에 따른 DRAM의 로우 경로에는, 로우 어드레스의 예정된 상위 비트를 디코딩하여 메인 워드라인 선택신호를 생성하기 위한 메인 워드라인 디코더(90)와, 로우 어드레스의 예정된 하위 비트를 디코딩하여 서브 워드라인 선택신호를 생성하기 위한 FX 디코더(92)와, 메인 워드라인 디코더(90)로부터 출력된 메인 워드라인 선택신호에 응답하여 메인 워드라인(MWLB<0:63>)을 구동하기 위한 메인 워드라인(MWL) 드라이버(94)와, 메인 워드라인 선택신호에 응답하여 워드라인 오프전원(MWLVSS) 라인(MWLVSS<0:63>)을 서로 다른 전압 레벨로 구동하기 위한 워드라인 오프전원(MWLVSS) 라인 드라이버(96)와, FX 디코더(92)로부터 출력된 서브 워드라인 선택신호에 응답하여 서브 워드라인 선택라인(FX<0:7>)(도시되지 않았지만 FX<0:7> 라인의 컴플리멘터리 라인인 FXB<0:7>도 포함됨)을 구동하기 위한 서브 워드라인 선택라인(FX) 드라이버(98)와, 메인 워드라인 신호(MWLB<0:63>), 서브 워드라인 선택라인 신호(FX<0:7> 및 FXB<0:7>), 워드라인 오프전원 라인 신호(FXVSS<0:63>)에 응답하여 서브 워드라인(SWL<0:511>)을 구동하기 위한 서브 워드라인 드라이버(SWD)를 구비한다. 여기서, MWL 드라이버(94), FX 드라이버(98), 서브 워드라인 드라이버(SWD)의 출력신호의 활성화 레벨은 고전위 전압(VPP) 레벨이다.
본 실시예는 전술한 제5 실시예와 유사한 구성을 가진다. 다만, 제5 실시예가 FX 라인과 쌍을 이루어 평행하게 배치되는 서브 워드라인 오프전원 라인(FXVSS<0:7>)을 배치하는 것인 반면, 본 실시예는 메인 워드라인(MWL)과 쌍을 이루어 평행하게 배치되는 워드라인 오프전원(MWLVSS) 라인(MWLVSS<0:63>)을 배치한다는 점이다. MWLVSS 라인 역시 서브 워드라인 드라이버(SWD)의 오프전압 단자에 연결된다.
도 10은 본 발명의 제7 실시예에 따른 MWLVSS 드라이버(96)의 구현예를 나타낸 도면이다.
도 10을 참조하면, MWLVSS 드라이버(96)는 해당 메인 워드라인 신호(MWLBj)에 응답하여 접지전압(VSS)을 해당 MWLVSS 라인(MWLVSSj)으로 전달하기 위한 제1 NMOS 트랜지스터(M11)와, 인버터(INV5)에 의해 반전된 해당 메인 워드라인 신호(MWLBj)에 응답하여 네거티브 전압(VNWL)을 해당 MWLVSS 라인(MWLVSSj)으로 전달하기 위한 제2 NMOS 트랜지스터(M12)를 구비한다.
이 경우, 해당 메인 워드라인(MWLBj)이 활성화(‘0’)되면 해당 메인 워드라인(MWLBj)을 공유하는 서브 워드라인들 중 액티브되지 않은 서브 워드라인은 네거티브 전압(VNWL)으로 구동되고, 해당 메인 워드라인(MWLBj)을 공유하지 않는 비활성화(‘1’)된 메인 워드라인에 속하는 나머지 서브 워드라인들은 접지전압(VSS)으로 구동된다. 참고적으로, 본 실시예에 따른 MWLVSS 드라이버(96)는 도 10에 도시된 회로를 메인 워드라인의 수(m=64)만큼 구비하게 된다.
한편, 본 발명의 제8 실시예는 전술한 도 9에서와 같이 MWLVSS 라인의 수를 m(=64)개로 설정하지 않고, MWLVSS 라인의 수를 n×m(512개)로 설정하여 각각의 서브 워드라인 드라이버에 1:1로 대응되도록 구현하는 것이다. 이 경우, 전술한 제7 실시예와 비교하여, MWLVSS 라인의 수가 늘어나는 단점이 있기는 하나, MWLVSS 드라이버가 액티브된 메인 워드라인 신호(MWLB<0:63>)에 대응하는 서브 워드라인만을 선택적으로 네거티브 구동할 수 있기 때문에 전류 소모 저감 측면에서는 유리하다.
도 11a 및 도 11b는 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식에 따른 본 발명의 제8 실시예에 따른 MWLVSS 드라이버의 구현예를 나타낸 도면이다. FXVSS 라인이 MWLVSS으로 대체된 점을 제외하면 도 8a 및 도 8b과 회로 구성 및 진리표가 동일하기 때문에 이에 대한 설명은 생략한다.
앞선 실시예에서 액티브된 서브 워드라인이 속한 단위 셀 블럭 내의 액티브되지 않은 서브 워드라인들을 선택적으로 네거티브 전압(V- 또는 V2-)으로 구동하는 방식을 설명한 바 있다.
단위 셀 블록이 n개라면, n개의 단위 셀 블록 각각에 대응하는 워드라인 오프전원(VSS_Blcok_n) 라인을 배치하고, 블록 어드레스(로우 어드레스의 최상위 비트 일부)를 받아 생성한 블록 액티브 신호(CBA_n)를 이용하여 선택적인 네거티브 워드라인 구동을 수행할 수 있다.
도 12은 본 발명의 제9 실시예에 따른 워드라인 오프전원 라인 드라이버의 회로 구성을 나타낸 도면이다.
본 실시예에 따른 워드라인 오프전원 라인 드라이버는 해당 블록 액티브 신호(CBA_n)에 응답하여 네거티브 전압(VNWL)을 해당 워드라인 오프전원(VSS_Blcok_n) 라인으로 전달하기 위한 제1 NMOS 트랜지스터(M21)와, 인버터(INV6)에 의해 반전된 해당 블록 액티브 신호(CBA_n)에 응답하여 접지전압(VSS)을 해당 워드라인 오프전원(VSS_Blcok_n) 라인으로 전달하기 위한 제2 NMOS 트랜지스터(M22)를 구비한다.
n번째 단위 셀 블럭이 선택되어 활성화된 경우, n번째 단위 셀 블록에 대응하는 워드라인 오프전원 라인(VSS_Block_n)에 네거티브 전압(VNWL)을 전달하고, 이를 제외한 나머지 워드라인 오프전원 라인들은 접지전압(VSS)으로 구동한다. 한편, 접지전압(VSS)을 제1 네거티브 전압(V-)로 대체하고, 네거티브 전압(VNWL)을 제2 네거티브 전압(V2-)으로 대체할 수 있다.
도 13은 서브 워드라인 드라이버(SWD)의 구성을 나타낸 회로도이다.
도 13을 참조하면, 액티브된 서브 워드라인에 대응하는 서브 워드라인 드라이버의 전압 인가 상태(a)와, 액티브되지 않은 서브 워드라인에 대응하는 서브 워드라인 드라이버의 전압 인가 상태(b)를 나타내고 있다.
우선, 액티브 커맨드가 인가되어 특정 서브 워드라인(SWL0)이 선택되면, 도 13의 (a)에 도시된 바와 같이 메인 워드라인 신호(MWLB0)는 논리레벨 로우로 활성화되고, 서브 워드라인 선택신호(FX0)는 논리레벨 하이(VPP 레벨)로 활성화된다. 이에 따라, PMOS 트랜지스터(M21)은 턴온되고, 두 NMOS 트랜지스터(M22 및 M23)는 턴오프되어, 해당 서브 워드라인(SWL0)은 논리레벨 하이(VPP 레벨)로 액티브된다.
한편, 도 13의 (b)에 도시된 바와 같이 메인 워드라인 신호(MWLB0)을 공유하는 다른 서브 워드라인(SWL1)의 경우, 메인 워드라인 신호(MWLB0)는 논리레벨 로우로 활성화되고, 서브 워드라인 선택신호(FX0)는 논리레벨 로우(VSS 레벨)로 비활성화된다. 이에 따라, NMOS 트랜지스터(M25)는 턴오프되고, PMOS 트랜지스터(M21)은 턴온되지만, NMOS 트랜지스터(M26)이 턴온되어, 해당 서브 워드라인(SWL1)은 오프전원단(B)의 레벨로 구동된다.
한편, 선택되지 않은 메인 워드라인에 대응하는 메인 워드라인 신호(MWLB)는 논리레벨 하이이므로, 풀다운 NMOS 트랜지스터(M22, M25)가 턴온되어 해당 서브 워드라인(SWL)은 오프전원단(A)의 레벨로 구동된다.
여기서, 오프전원단(A)에는 전술한 실시예 중 어느 실시예를 적용하는지에 따라 접지전압단(VSS) 또는 FXVSS(MWLVSS) 라인이 연결되고, 오프전원단(B)에는 FXVSS(MWLVSS) 라인이 연결된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 DRAM 셀의 구성을 나타낸 회로도이다.
도 2a는 본 발명의 실시예를 설명하기 위한 셀 어레이의 평면도.
도 2b는 본 발명의 제1 실시예에 따른 선택적인 네거티브 워드라인 방식을 설명하기 위한 워드라인 구동 전압의 파형도이다.
도 2c는 본 발명의 제2 실시예에 따른 선택적인 네거티브 워드라인 방식을 설명하기 위한 워드라인 구동 전압의 파형도이다.
도 3은 일반적인 DRAM의 메모리 셀 영역의 구성을 나타낸 블럭 다이어그램이다.
도 4는 본 발명의 제5 실시예에 따른 DRAM의 로우 경로(row path)의 회로 구성을 나타낸 블럭 다이어그램이다.
도 5는 전술한 본 발명의 제5 실시예에 따른 워드라인 구동 방식을 위한 라인 배치를 나타낸 도면이다.
도 6은 일반적인 워드라인 구동 방식을 위한 라인 배치를 나타낸 도면이다.
도 7a 및 도 7b는 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식에 따른 본 발명의 제5 실시예에 따른 FXVSS 드라이버(48)의 구현예를 나타낸 도면이다.
도 8a 및 도 8b는 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식에 따른 본 발명의 제6 실시예에 따른 FXVSS 드라이버의 구현예를 나타낸 도면이다.
도 9는 본 발명의 제7 실시예에 따른 DRAM의 로우 경로(row path)의 회로 구성을 나타낸 블럭 다이어그램이다.
도 10은 본 발명의 제7 실시예에 따른 MWLVSS 드라이버(96)의 구현예를 나타낸 도면이다.
도 11a 및 도 11b는 활성화된 FX 라인의 주변 FX 라인을 정의하는 방식에 따른 본 발명의 제8 실시예에 따른 MWLVSS 드라이버의 구현예를 나타낸 도면이다.
도 12은 본 발명의 제9 실시예에 따른 워드라인 오프전원 라인 드라이버의 회로 구성을 나타낸 도면이다.
도 13은 서브 워드라인 드라이버(SWD)의 구성을 나타낸 회로도이다.

Claims (48)

  1. 액티브 커맨드가 인가되어 선택된 어느 하나의 워드라인이 액티브 됨에 따라, 액티브된 워드라인이 고전위 전압으로 구동되는 구간에서 액티브된 워드라인에 인접한 액티브되지 않은 적어도 하나의 워드라인과 나머지 액티브되지 않은 워드라인에 대한 워드라인 구동 전압을 서로 다른 레벨로 인가하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 액티브된 워드라인에 인접한 액티브되지 않은 적어도 하나의 워드라인에 대한 워드라인 구동 전압이 상기 나머지 액티브되지 않은 워드라인에 대한 워드라인 구동 전압보다 낮은 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 액티브된 워드라인에 인접한 적어도 하나의 액티브되지 않은 워드라인은 상기 액티브된 워드라인과 활성영역을 공유하는 이웃 서브 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 액티브된 워드라인에 인접한 적어도 하나의 액티브되지 않은 워드라인은 상기 액티브된 워드라인에 인접한 소자분리영역을 지나가는 패싱 서브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 액티브된 워드라인에 인접한 적어도 하나의 액티브되지 않은 워드라인은 상기 액티브된 워드라인에 대응하는 메인 워드라인을 공유하는 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 액티브된 워드라인에 인접한 적어도 하나의 액티브되지 않은 워드라인은 상기 액티브된 워드라인이 속한 단위 셀 블럭 내의 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 접지전압으로 구동하는 단계; 및
    액티브 구간동안, 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 네거티브 전압으로 구동하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  8. 제7항에 있어서,
    상기 액티브 구간동안, 상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 제외한 나머지 액티브되지 않은 서브 워드라인들을 상기 접지전압으로 구동하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  9. 제8항에 있어서,
    상기 액티브 구간동안, 상기 액티브된 서브 워드라인은 고전위 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  10. 제9항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인과 활성영역을 공유하는 이웃 서브 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  11. 제10항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 인접한 소자분리영역을 지나가는 패싱 서브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  12. 제9항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 대응하는 메인 워드라인을 공유하는 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  13. 제9항에 있어서,
    상기 액티브된 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 워드라인이 속한 단위 셀 블럭 내의 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  14. 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 제1 네거티브 전압으로 구동하는 단계; 및
    액티브 구간동안, 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압으로 구동하고, 나머지 액티브되지 않은 서브 워드라인들을 상기 제1 네거티브 전압으로 구동하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  15. 제14항에 있어서,
    상기 액티브 구간동안, 상기 액티브된 서브 워드라인은 고전위 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  16. 제15항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인과 활성영역을 공유하는 이웃 서브 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  17. 제16항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 인접한 소자분리영역을 지나가는 패싱 서브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  18. 제15항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 대응하는 메인 워드라인을 공유하는 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  19. 제15항에 있어서,
    상기 액티브된 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 워드라인이 속한 단위 셀 블럭 내의 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  20. 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 접지전압으로 구동하는 단계; 및
    액티브 구간동안, 액티브된 서브 워드라인이 속하지 않은 단위 셀 블럭의 서 브 워드라인을 상기 접지전압으로 구동하고, 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들을 선택적으로 제1 네거티브 전압으로 구동하고, 상기 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들 중 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압으로 구동하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  21. 제20항에 있어서,
    상기 액티브 구간동안, 상기 액티브된 서브 워드라인은 고전위 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  22. 제21항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인과 활성영역을 공유하는 이웃 서브 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  23. 제21항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 인접한 소자분리영역을 지나가는 패싱 서브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  24. 제21항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 대응하는 메인 워드라인을 공유하는 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  25. 프리차지 구간동안, 메모리 셀 영역 - 다수의 단위 셀 블럭을 구비함 - 내의 모든 서브 워드라인을 제1 네거티브 전압으로 구동하는 단계; 및
    액티브 구간동안, 액티브된 서브 워드라인이 속하지 않은 단위 셀 블럭의 서브 워드라인을 상기 제1 네거티브 전압으로 구동하고, 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들을 선택적으로 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압으로 구동하고, 상기 액티브된 서브 워드라인이 속한 단위 셀 블럭의 액티브되지 않은 서브 워드라인들 중 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인을 선택적으로 상기 제2 네거 티브 전압보다 낮은 레벨의 제3 네거티브 전압으로 구동하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  26. 제25항에 있어서,
    상기 액티브 구간동안, 상기 액티브된 서브 워드라인은 고전위 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  27. 제26항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인과 활성영역을 공유하는 이웃 서브 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  28. 제27항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 인접한 소자분리영역을 지나가는 패싱 서브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  29. 제26항에 있어서,
    상기 액티브된 서브 워드라인에 인접한 적어도 하나의 서브 워드라인은 상기 액티브된 서브 워드라인에 대응하는 메인 워드라인을 공유하는 서브 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  30. 로우 어드레스의 예정된 상위 비트를 디코딩하여 메인 워드라인 선택신호를 생성하기 위한 메인 워드라인 디코더;
    상기 로우 어드레스의 예정된 하위 비트를 디코딩하여 서브 워드라인 선택신호를 생성하기 위한 서브 워드라인 선택라인 디코더;
    상기 메인 워드라인 선택신호에 응답하여 다수의 메인 워드라인을 구동하기 위한 메인 워드라인 드라이버;
    상기 서브 워드라인 선택신호에 응답하여 다수의 서브 워드라인 선택라인을 구동하기 위한 서브 워드라인 선택라인 드라이버;
    상기 서브 워드라인 선택신호 및/또는 상기 메인 워드라인 선택신호에 응답하여 다수의 서브 워드라인 오프전원 라인을 서로 다른 전압 레벨로 구동하기 위한 서브 워드라인 오프전원 라인 드라이버; 및
    메인 워드라인 신호, 서브 워드라인 선택라인 신호, 서브 워드라인 오프전원 라인 신호에 응답하여 다수의 서브 워드라인을 구동하기 위한 서브 워드라인 드라 이버
    를 구비하는 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 다수의 서브 워드라인 오프전원 라인은 각각의 서브 워드라인 선택라인과 쌍을 이루어 평행하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제30항에 있어서,
    상기 다수의 서브 워드라인 오프전원 라인은 각각의 메인 워드라인과 쌍을 이루어 평행하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제30항에 있어서,
    상기 다수의 서브 워드라인 오프전원 라인은 상기 다수의 서브 워드라인에 대응하는 수만큼 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제30항에 있어서,
    상기 서브 워드라인 오프전원 라인 드라이버는 상기 다수의 서브 워드라인 오프전원 라인 각각에 대응하는 다수의 단위 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제34항에 있어서,
    상기 다수의 단위 드라이버는 각각,
    제1 오프전압을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제1 전달부;
    상기 제1 오프전압보다 낮은 레벨의 제2 오프전압 - 네거티브 전압임 - 을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제2 전달부; 및
    해당 서브 워드라인 선택신호 및 주변 서브 워드라인 선택신호에 응답하여 상기 제1 또는 제2 오프전압이 선택적으로 전달되도록 상기 제1 및 제2 전달부를 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제34항에 있어서,
    상기 다수의 단위 드라이버는 각각,
    제1 오프전압을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제1 전달부;
    상기 제1 오프전압보다 낮은 레벨의 제2 오프전압 - 네거티브 전압임 - 을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제2 전달부; 및
    해당 메인 워드라인 선택신호에 응답하여 상기 제1 또는 제2 오프전압이 선택적으로 전달되도록 상기 제1 및 제2 전달부를 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제34항에 있어서,
    상기 다수의 단위 드라이버는 각각,
    제1 오프전압을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제1 전달부;
    상기 제1 오프전압보다 낮은 레벨의 제2 오프전압 - 네거티브 전압임 - 을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제2 전달부; 및
    해당 서브 워드라인 선택신호, 주변 서브 워드라인 선택신호, 해당 메인 워드라인 선택신호에 응답하여 상기 제1 또는 제2 오프전압이 선택적으로 전달되도록 상기 제1 및 제2 전달부를 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제35항에 있어서,
    상기 제1 오프전압은 접지전압이고, 상기 제2 오프전압은 제1 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  39. 제35항에 있어서,
    상기 제1 오프전압은 제1 네거티브 전압이고, 상기 제2 오프전압은 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  40. 제36항에 있어서,
    상기 제1 오프전압은 접지전압이고, 상기 제2 오프전압은 제1 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  41. 제36항에 있어서,
    상기 제1 오프전압은 제1 네거티브 전압이고, 상기 제2 오프전압은 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  42. 제37항에 있어서,
    상기 제1 오프전압은 접지전압이고, 상기 제2 오프전압은 제1 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  43. 제37항에 있어서,
    상기 제1 오프전압은 제1 네거티브 전압이고, 상기 제2 오프전압은 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  44. 로우 어드레스의 예정된 상위 비트를 디코딩하여 메인 워드라인 선택신호를 생성하기 위한 메인 워드라인 디코더;
    상기 로우 어드레스의 예정된 하위 비트를 디코딩하여 서브 워드라인 선택신호를 생성하기 위한 서브 워드라인 선택라인 디코더;
    상기 메인 워드라인 선택신호에 응답하여 다수의 메인 워드라인을 구동하기 위한 메인 워드라인 드라이버;
    상기 서브 워드라인 선택신호에 응답하여 다수의 서브 워드라인 선택라인을 구동하기 위한 서브 워드라인 선택라인 드라이버;
    다수의 단위 셀 블록에 대응하는 다수의 블록 액티브 신호에 응답하여 단위 셀 블록별로 할당된 다수의 서브 워드라인 오프전원 라인을 서로 다른 전압 레벨로 구동하기 위한 서브 워드라인 오프전원 라인 드라이버; 및
    메인 워드라인 신호, 서브 워드라인 선택라인 신호, 서브 워드라인 오프전원 라인 신호에 응답하여 다수의 서브 워드라인을 구동하기 위한 서브 워드라인 드라이버
    를 구비하는 반도체 메모리 장치.
  45. 제44항에 있어서,
    상기 서브 워드라인 오프전원 라인 드라이버는 상기 다수의 서브 워드라인 오프전원 라인 각각에 대응하는 다수의 단위 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제45항에 있어서,
    상기 다수의 단위 드라이버는 각각,
    제1 오프전압을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제1 전달부;
    상기 제1 오프전압보다 낮은 레벨의 제2 오프전압 - 네거티브 전압임 - 을 해당 서브 워드라인 오프전원 라인에 전달하기 위한 제2 전달부; 및
    해당 블록 액티브 신호에 응답하여 상기 제1 또는 제2 오프전압이 선택적으로 전달되도록 상기 제1 및 제2 전달부를 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제45항에 있어서,
    상기 제1 오프전압은 접지전압이고, 상기 제2 오프전압은 제1 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  48. 제45항에 있어서,
    상기 제1 오프전압은 제1 네거티브 전압이고, 상기 제2 오프전압은 상기 제1 네거티브 전압보다 낮은 레벨의 제2 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
KR1020090077212A 2008-08-21 2009-08-20 반도체 메모리 장치 및 그 구동방법 KR101096225B1 (ko)

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