KR20030009058A - 반도체 집적 회로 - Google Patents

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KR20030009058A
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Abstract

본 발명은 반도체 집적 회로의 회로 동작 속도를 저하시키지 않고, 스탠바이 전류를 저감하는 것을 과제로 한다.
복수의 회로 블록의 전원 단자를 각각 전원선에 접속하는 복수의 스위칭 트랜지스터를 갖고 있다. 회로 블록 중, 다른 타이밍으로 동작하는 회로 블록의 전원 단자는 내부 전원선에 의해 서로 접속되어 있다. 전원 제어 회로는 내부 전원선에 접속된 회로 블록의 적어도 어느 한 동작에 대응하여, 내부 전원선에 접속된 스위칭 트랜지스터를 동시에 온으로 한다. 스위칭 트랜지스터를, 동시에 동작하지 않는 회로 블록에 의해 공유할 수 있기 때문에, 회로 블록의 동작 속도를 향상시킬 수 있다. 스위칭 트랜지스터 전체 크기를 작게 할 수 있기 때문에, 스탠바이 전류를 저감할 수 있다. 따라서, 스탠바이 전류를 증가시키지 않고, 고속의 반도체 집적 회로를 구성할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 매트릭스형으로 배치된 메모리 셀 어레이를 갖는 반도체 집적 회로에 관한 것이다.
최근, 트렌지스터 구조의 미세화에 인한 게이트 절연체 박막의 파괴 전압의 저하 및 저소비 전력화의 요구에 부응하기 위해서, 반도체 집적 회로의 전원 전압(동작 전압)이 낮아지고 있다. 트랜지스터는 동작 전압에서 임계치 전압을 뺀 값인 실효 게이트 전압이 높을수록 고속으로 동작한다. 그러나, 트랜지스터의 임계치 전압은 전원 전압(an effective gate Voltage)에 거의 의존하지 않기 때문에, 실효 게이트 전압은 전원 전압의 저하에 따라 낮아진다. 이 결과, 트랜지스터의 동작 속도는 전원 전압이 낮을수록 저하되어 버린다.
트랜지스터의 고속 동작을 유지하기 위해서는, 전원 전압의 저하에 맞춰 트랜지스터의 임계치 전압(threshold Voltage)을 내려, 실효 게이트 전압을 내릴 필요가 있다. 한편, 임계치 전압이 낮아짐에 따라, 트랜지스터의 게이트-소스간 전압을 0V로 한다고 할지라도, 상기 게이트-소스간에 흐르는 서브 임계 누설 전류(a sub-threshold leak current)가 증가한다. 이 때문에, 트랜지스터의 고속 동작을 유지하기 위해서 임계치 전압을 내리면, 반도체 집적 회로의 스탠바이 전류(a standby current)가 증가하여 버린다.
일본국 특허 공개 평5-210976호 공보에는, 트랜지스터의 소스 전극과 전원선 사이에 스위칭 트랜지스터를 배치하여, 스탠바이 전류를 내리는 기술이 개시되어있다. 이 기술에서는, 스위칭 트랜지스터를 스탠바이시에 오프로 함으로써, 트랜지스터의 임계치 전압을 내린 경우에도 스탠바이 전류의 증가가 방지된다.
그러나, 스위칭 트랜지스터는 반도체 집적 회로의 내부 회로가 동작할 때에, 전원선의 부하로서 작용하기 때문에, 스위칭 트랜지스터를 배치함으로써, 회로의 동작 속도가 저하되어 버린다고 하는 문제가 있었다. 이 경우, 스위칭 트랜지스터의 크기를 크게 함으로써, 회로의 동작 속도의 저하를 방지할 수 있다. 그러나, 이 경우에는 스위칭 트랜지스터의 서브 임계 누설 전류가 증가하기 때문에, 스탠바이 전류가 증가하여 버린다. 따라서, 회로와 전원선과의 사이에 스위칭 트랜지스터를 배치한 경우, 회로의 동작 속도의 증가와 스탠바이 전류의 감소를 동시에 만족시킬 수 없었다.
일본국 특허 공개 평8-321763호 공보에는 스위칭 트랜지스터의 게이트에, 전원 전압과 다른 전압을 부여하여, 내부 회로를 고속 동작시키는 동시에 스탠바이 전류의 증가를 억제하는 기술이 개시되어 있다. 이 기술에서는, 내부 회로의 동작시에 스위칭 트랜지스터의 게이트-소스간 전압을 크게 함으로써, 내부 회로로의 전류 공급 능력을 높이고 있다. 내부 회로의 스탠바이시에, 스위칭 트랜지스터의 게이트-소스간 전압을 마이너스로 함으로써, 차단 특성을 향상시키고 있다.
그러나, 스위칭 트랜지스터의 게이트-소스간 전압을 전원 전압과 다른 전압으로 설정하기 위해서는, 전압 발생 회로(고전압 발생 회로 또는 부전압 발생 회로 등)가 필요하게 된다. 이 때문에, 전압 발생 회로에 의해 전류가 더 소비되어, 스탠바이시의 차단 특성이 향상되더라도, 집적 회로 전체적으로 스탠바이 전류를 저감할 수 없다고 하는 문제가 있었다. 또한, 스위칭 트랜지스터의 게이트 전압의 진폭이 커지기 때문에, 게이트 용량의 충방전 전류가 증가하여 버린다. 따라서, 액티브 상태와 스탠바이 상태가 빈번히 전환되는 경우에는 소비 전류가 증가한다고 하는 문제가 있었다.
본 발명의 목적은 회로의 동작 속도를 저하시키지 않고 스탠바이시의 소비 전류를 저감할 수 있는 반도체 집적 회로를 제공하는 데에 있다.
도 1은 본 발명의 제1 실시예를 도시한 블럭도.
도 2는 도 1의 메모리 코어를 상세히 도시한 블럭도.
도 3은 도 2의 회로 블록에 배치되는 WCL 구동 회로 및 RCL 구동 회로의 일례를 도시한 회로도.
도 4는 제1 실시예에서의 기록 동작의 일례를 도시한 타이밍도.
도 5는 제1 실시예에서의 독출 동작의 일례를 도시한 타이밍도.
도 6은 본 발명의 제2 실시예에서의 메모리 코어를 상세히 도시한 블럭도.
도 7은 도 6의 회로군 내의 회로 블록에 배치되는 MWCL 생성 회로 및 MRCL 생성 회로의 일례를 도시한 회로도.
도 8은 도 6의 제어 회로 내의 회로 블록에 배치되는 블록 선택 제어 회로의 일례를 도시한 회로도.
도 9는 도 7의 MWCL 생성 회로 및 MRCL 생성 회로의 동작을 도시한 타이밍도.
도 10은 제2 실시예에서의 기록 동작의 일례를 도시하는 타이밍도.
도 11은 제2 실시예에서의 독출 동작의 일례를 도시하는 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 : 입출력 회로
12 : 제어 회로
14 : 메모리 코어
16 : 회로 블록
18 : pMOS 트랜지스터
20 : nMOS 트랜지스터
22 : WCL 구동 회로
24 : RCL 구동 회로
26 : 메모리 코어
30, 32 : 회로 블록
34 : MWCL 생성 회로
34a : NAND 게이트
34b : 버퍼
36 : MRCL 생성 회로
36a : NAND 게이트
36b : 버퍼
38 : 블록 선택 제어 회로
38a : 인버터
38b : 래치
38c : 레벨 시프터
38d : pMOS
ADD : 어드레스 신호
BKZ : 뱅크 선택 신호
BL, /BL : 비트선
BLKX : 블록 선택 신호
BLKZ : 반전 신호
BRRZ : 해제 신호
CL : 칼럼 선택선
CLK : 클록 신호
CMD : 커맨드 신호
DATA : 데이터 신호
DQ : 데이터 신호
ENZ, ENX : 인에이블 신호
GR, GR2, GR3 : 회로군
IADD : 내부 어드레스 신호
ICLK : 내부 클록 신호
ICMD : 내부 커맨드 신호
IDQ : 내부 데이터 신호
LEX : 센스 앰프 활성화 신호
MA : 메모리 셀 어레이
MAC : 메모리 셀
MRCL : 메인 독출 칼럼선 신호
MWCL : 메인 기록 칼럼선 신호
RAD, RAE : 블록 어드레스 신호
RDX : 독출 제어 신호
SA : 센스 앰프 열
SRCL : 서브 독출 칼럼선 신호
SWCL : 서브 기록 칼럼선 신호
VII : 전원선
VIIZ(VII0Z,VII1Z, …,VIInZ) : 내부 전원선
VIImZ : 내부 전원선
VPP : 승압 전압, 전원선
VPPZ : 내부 전원선
VSS : 접지선
VSSX(VSS0X,VSS1X, …,VSSnX) : 내부 전원선
VSSmZ : 내부 전원선
WD : 워드 디코더 열
WL : 워드선
WRX : 기록 제어 신호
제1항의 반도체 집적 회로는 복수의 회로 블록의 전원 단자를 각각 전원선에 접속하는 복수의 스위칭 트랜지스터를 갖고 있다. 회로 블록 중, 다른 타이밍으로 동작하는 회로 블록의 전원 단자는 내부 전원선에 의해 서로 접속되어 있다. 전원 제어 회로는 내부 전원선에 접속된 회로 블록의 적어도 어느 한 동작에 대응하여, 내부 전원선에 접속된 스위칭 트랜지스터를 동시에 온으로 한다. 이 때문에, 어떤 회로 블록이 동작할 때에, 그 회로 블록에, 병렬로 배치된 복수의 스위칭 트랜지스터를 통해 전원 전류가 공급된다. 동작하는 회로 블록에 대한 스위칭 트랜지스터의 총 크기를 크게 할 수 있기 때문에, 회로 블록의 동작시에, 회로 블록에 접속되는 전원의 전원 저항(또는 접지 저항)을 내릴 수 있어, 종래에 비하여 회로 블록의 동작 속도를 향상시킬 수 있다.
복수의 스위칭 트랜지스터를, 동시에 동작하지 않는 회로 블록에 의해 공유할 수 있기 때문에, 스위칭 트랜지스터를 회로 블록 개별로 배치했을 때에 비하여,스위칭 트랜지스터의 전체 크기를 작게 할 수 있다. 이 결과, 회로 블록의 비동작시에 스위칭 트랜지스터의 전체 서브 임계 전류의 크기가 증가하는 것을 방지할 수 있어, 회로 블록의 비동작시의 전류(스탠바이 전류)를 저감할 수 있다. 또한, 스위칭 트랜지스터를 공유할 수 있기 때문에, 칩 크기를 작게 할 수 있다.
따라서, 스탠바이 전류를 증가시키지 않고, 고속의 반도체 집적 회로를 구성할 수 있다. 특히, 임계치 전압을 내린 트랜지스터로 회로 블록을 구성하는 반도체 집적 회로에 있어서, 동작 속도의 증가와 스탠바이 전류의 감소를 동시에 만족할 수 있다.
제2항의 반도체 집적 회로에서는, 스위칭 트랜지스터의 임계치 전압은 회로 블록에 포함되는 트랜지스터의 임계치 전압보다 높게 설정되어 있다. 복수의 스위칭 트랜지스터가 병렬로 접속되어 있기 때문에, 스위칭 트랜지스터의 임계치 전압을 높게 하여, 서브 임계 누설 전류를 더욱 줄인 경우에도, 각 스위칭 트랜지스터의 크기를 조금 크게 하는 것만으로, 스위칭 트랜지스터의 구동 능력을, 임계치 전압을 높이기 이전과 동등하게 할 수 있다. 즉, 칩 크기의 증가를 최소한으로 억제하여, 서브 임계 누설 전류를 더욱 줄일 수 있다.
제3항의 반도체 집적 회로에서는, 회로 블록 내에서 스탠바이시에 오프가 되는 트랜지스터의 소스 전극은 내부 전원선 및 스위칭 트랜지스터를 통해 전원선에 접속되어 있다. 스위칭 트랜지스터를 스탠바이 전류를 내리기 위해서 필요한 트랜지스터에만 접속하고, 다른 트랜지스터를 전원선에 직접 접속함으로써, 회로 블록을 보다 고속으로 동작시킬 수 있는 동시에, 스탠바이시에도 회로의 논리를 확정시킬 수 있다.
제4항의 반도체 집적 회로에서는, 스위칭 트랜지스터 및 회로 블록은 분산되어 배치되어 있다. 예컨대, 소자가 형성되어 있지 않은 빈 공간을 이용하여 이들 회로를 배치함으로써, 칩 크기를 증가시키지 않고, 동작 속도의 증가와 스탠바이 전류의 감소를 동시에 만족할 수 있는 반도체 집적 회로를 구성할 수 있다.
제5항의 반도체 집적 회로에서는, 스위칭 트랜지스터 및 회로 블록은 간격을 두고 매트릭스형으로 배치되어 있다. 내부 전원선은 동시에 동작하는 회로 블록의 수가 적은 방향으로 나란히 늘어서는 회로 블록의 전원 단자를 서로 접속한다. 이 때문에, 동작하는 회로 블록에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 회로 블록당 전류 공급 능력을 높일 수 있다. 이 결과, 회로 블록을 고속으로 동작할 수 있다.
제6항의 반도체 집적 회로에서는, 복수의 메모리 셀 어레이가, 간격을 두고 매트릭스형으로 배치되어 있다. 메모리 셀 어레이는 워드선 및 비트선에 접속된 메모리 셀을 갖고 있다. 예컨대, 반도체 집적 회로는 반도체 메모리 혹은 반도체 메모리를 포함하는 시스템 LSI로서 구성된다. 메모리 셀 어레이의 4 모서리에 인접하는 영역에는 스위칭 트랜지스터 및 회로 블록이 배치되어 있다. 회로 블록 내에는 메모리 셀 어레이를 각각 제어하는 어레이 제어 회로가 형성되어 있다. 내부 전원선은 워드선의 배선 방향 또는 비트선의 배선 방향으로 나란히 늘어서는 어레이 제어 회로의 전원 단자를 서로 접속하고 있다. 일반적으로, 반도체 메모리에 데이터를 기록 및 판독할 때, 일부의 어레이 제어 회로가 동작하여, 어드레스 신호에 따른 소정의 메모리 셀 어레이만이 선택된다. 이 때, 다른 어레이 제어 회로 및 다른 메모리 셀 어레이는 동작하지 않는다. 이 때문에, 다른 타이밍으로 동작하는(즉 동시에 동작하지 않는) 어레이 제어 회로를 내부 전원선으로 서로 접속함으로써, 동작하는 어레이 제어 회로에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 어레이 제어 회로당 전류 공급 능력을 높일 수 있다. 이 결과, 어레이 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다.
제7항의 반도체 집적 회로에서는, 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로(어레이 제어 회로)가, 내부 전원선에 의해 접속되어 있다. 서로 다른 타이밍으로 동작하는 칼럼 제어 회로를 내부 전원선에 의해 서로 접속함으로써, 동작하는 칼럼 제어 회로에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 칼럼 제어 회로당 전류 공급 능력을 높일 수 있다. 이 결과, 칼럼 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 칼럼 동작 시간을 단축할 수 있다.
제8항의 반도체 집적 회로에서는, 독출 동작시에 동작하는 독출 제어 회로 및 기록 동작시에 동작하는 기록 제어 회로가, 내부 전원선에 의해 접속되어 있다. 독출 동작 및 기록 동작은 동시에 발생하는 일은 없다. 즉, 독출 제어 회로 및 기록 제어 회로는 항상 서로 다른 타이밍으로 동작한다. 동작하는 독출 제어 회로 및 기록 제어 회로에 대한 스위칭 트랜지스터의 수를 많게 할 수 있기 때문에, 독출 제어 회로 및 기록 제어 회로를 고속으로 동작할 수 있다. 이 결과, 반도체 메모리의 독출 동작 시간 및 기록 동작 시간을 단축할 수 있다.
제9항의 반도체 집적 회로에서는, 내부 전원선에 의해 접속된 회로 블록의사이에, 회로 블록과 다른 타이밍으로 동작하는 별종의 회로 블록이 각각 배치되어 있다. 별종의 회로 블록의 전원선은 내부 전원선에 접속되어 있다. 서로 다른 타이밍으로 동작하는 회로 블록을 내부 전원선에 의해 서로 접속함으로써, 동작하는 회로 블록에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 회로 블록당 전류 공급 능력을 높게 할 수 있다. 이 결과, 회로 블록을 고속으로 동작할 수 있다.
제10항의 반도체 집적 회로는 워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이를 갖고 있다. 예컨대, 반도체 집적 회로는 반도체 메모리 혹은 반도체 메모리를 포함하는 시스템 LSI로서 구성되어 있다. 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로(회로 블록) 및 워드선을 선택하는 로우 제어 회로(별종의 회로 블록)가, 내부 전원선에 의해 서로 접속되어 있다. 일반적으로, 반도체 메모리에 데이터를 기록 및 판독할 때, 우선 로우 제어 회로가 동작하고, 이 후 칼럼 제어 회로가 동작한다. 즉, 로우 제어 회로 및 칼럼 제어 회로는 서로 다른 타이밍으로 동작한다. 이 때문에, 동작하는 로우 제어 회로 또는 칼럼 제어 회로에 대한 스위칭 트랜지스터의 수를 많게 할 수 있다. 따라서, 로우 제어 회로 및은 칼럼 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 나타내고 있다. 이 실시예는 제1항∼제7항에 대응하고 있다. 도면 중 굵은 신호선은 복수 라인으로 구성되어 있음을 나타내고 있다. 이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스를 사용하여 SDRAM으로서 형성되어 있다.
SDRAM은 입출력 회로(10), 제어 회로(12) 및 메모리 코어(14)를 갖고 있다. 입출력 회로(10)는 칩의 외부에서 클록 신호(CLK), 커맨드 신호(CMD), 어드레스 신호(ADD)를 받아, 내부 클록 신호(ICLK), 내부 커맨드 신호(ICMD), 내부 어드레스 신호(IADD)를 출력하고 있다. 입출력 회로(10)는 데이터 신호(DQ)를 칩의 외부로 입출력하여, 내부 데이터 신호(IDQ)를 제어 회로(12)에 입출력하고 있다.
제어 회로(12)는 내부 클록 신호(ICLK), 내부 커맨드 신호(ICMD), 내부 어드레스 신호(IADD)에 따라, 메모리 코어(14)를 동작시키기 위한 제어 신호를 출력한다. 제어 회로(12)는 독출 동작시에 메모리 코어(14)로부터 출력되는 데이터(DATA)(독출 데이터)를 내부 데이터 신호(IDQ)로서 입출력 회로(10)에 출력하고, 기록 동작시에 입출력 회로(10)로부터의 내부 데이터 신호(IDQ)(기록 데이터)를 데이터 신호(DATA)로서 메모리 코어(14)에 출력한다.
도 2는 도 1의 메모리 코어(14)를 상세히 나타내고 있다. 메모리 코어(14)는 간격을 두고 매트릭스형으로 배치된 복수의 메모리 셀 어레이(MA)를 갖고 있다. 메모리 셀 어레이(MA)는 워드선(WL) 및 상보의 비트선(BL, /BL)에 접속된 메모리 셀(MC)을 갖고 있다. 이하, 워드선(WL)의 배선 방향을 행 방향(도면의 세로 방향)이라 하고, 비트선(BL, /BL)의 배선 방향을 열 방향(도면의 가로 방향)이라 한다.
메모리 셀 어레이(MA)의 4 변에 인접하는 영역 중, 행 방향으로 나란히 늘어서는 영역에는 워드 디코더 열(WD)이 배치되어 있다. 워드 디코더 열(WD)의 각 워드 디코더는 어드레스 신호(ADD)(로우 어드레스 신호)를 디코드하여, 소정의 워드선(WL)을 선택한다. 메모리 셀 어레이(MA)의 4변에 인접하는 영역 중, 열 방향으로 나란히 늘어서는 영역에는 센스 앰프 열(SA)이 배치되어 있다. 센스 앰프 열(SA)의 각 센스 앰프는 비트선(BL, /BL)에 접속되어 있어, 비트선(BL, /BL) 상에 전달된 데이터의 신호량을 증폭한다. 이후, 행 방향으로 나란히 늘어서는 메모리 셀 어레이(MA) 및 워드 디코더 열(WD)로 이루어지는 영역을 도면의 우측에서부터 블록 0, 1, 2라 하고, 행 방향으로 나란히 늘어서는 센스 앰프 열(SA)을 포함하는 영역을 도면의 우측에서부터 영역 A, B, C, D라 한다.
이 실시예에서는 독출 동작 및 기록 동작시에, 행 방향으로 나란히 늘어서는 워드 드라이버(WD), 메모리 셀 어레이(MA) 및 센스 앰프 열(SA)은 동시에 활성화된다. 예컨대, 블록(1)의 메모리 셀 어레이(MA)가 활성화될 때, 이 블록(1)의 워드 디코더(WD)가 활성화되어, 블록(1)의 양측에 위치하는 영역(B, C)의 센스 앰프 열(SA)이 활성화된다. 이 때, 블록(0)의 메모리 셀 어레이(MA)와 영역(B)의 센스 앰프 열(SA), 블록(2)의 메모리 셀 어레이(MA)와 영역(C)의 센스 앰프 열(SA)은 분리된다. 다시말하면, 이 실시예에서는 센스 앰프 열(SA)이 양측의 메모리 셀 어레이(MA)에서 공용되는 공유 방식의 센스 앰프 구조를 갖고 있다. 또, 특히 도시하지는 않지만, 영역(A, D)의 센스 앰프 열(SA)의 외측에는 칼럼 디코더, 리드 버퍼, 라이트 앰프 등의 칼럼 어드레스에 대응하여 동작하는 제어 회로가 배치되어 있다.
메모리 셀 어레이(MA)의 4 모서리에 인접하는 영역(열 방향으로 나란히 늘어서는 워드 디코더 열(WD)의 사이 및 행 방향으로 나란히 늘어서는 센스 앰프 열(SA)의 사이)에는 회로군(GR)이 배치되어 있다. 회로군(GR)은 회로 블록(16),pMOS 트랜지스터(18)(이하, pMOS(18)라 함), 및 nMOS 트랜지스터(20)(이하, nMOS(20)라 함)를 갖고 있다. 즉, 회로 블록(16), pMOS(18) 및 nMOS(20)는 메모리 코어(14) 내에 분산되어 배치되어 있고, 간격을 두고 매트릭스형으로 배치되어 있다.
pMOS(18)는 소스 전극(이하, 단순히 소스라 함)을 전원선(VII)에 접속하고, 드레인 전극(이하, 단순히 드레인이라 함)을 회로 블록(16)의 전원 단자(도시되지 않음)에 접속하여, 게이트 전극(이하, 단순히 게이트라 함)으로 인에이블 신호(ENX)를 받고 있다. nMOS(20)는 소스를 전원선인 접지선(VSS)에 접속하고, 드레인을 회로 블록(16)의 전원 단자(도시되지 않음)에 접속하여, 게이트로 인에이블 신호(ENZ)를 받고 있다. pMOS(18) 및 nMOS(20)은 전원선(VII) 및 접지선(VSS)을 회로 블록(16)에 접속하는 스위칭 트랜지스터로서 동작한다. 한편, 말미에 "X"가 붙은 신호는 부논리(a negative logic)를 나타내고, 말미에 "Z"가 붙는 신호는 정논리(a positive logic)를 나타내고 있다.
인에이블 신호(ENX)는 메모리 코어(14)의 동작시(액티브시)에 로우 레벨이 되고, 메모리 코어(14)의 비동작시(스탠바이시)에 하이 레벨이 된다. 인에이블 신호(ENZ)는 메모리 코어(14)의 동작시에 하이 레벨이 되고, 메모리 코어(14)의 비동작시에 로우 레벨이 된다. 인에이블 신호(ENX, ENZ)는 예컨대, 도 1에 도시한 제어 회로(12) 내에 형성된 전원 제어 회로(도시 생략)에 의해 생성된다. 전원 제어 회로는 내부 전원선(VIIZ,VSSX)(후술)에 접속된 회로 블록(16)의 적어도 어느 한 동작에 대응하여, 내부 전원선(VIIZ,VSSX)에 접속된 복수의 pMOS(18) 및 nMOS(20)를동시에 온으로 하는 기능을 갖고 있다. 또, 회로 블록(16)은 도면에 도시한 바와 같이, 직접 전원선(VII) 및 접지선(VSS)에도 접속되어 있다.
워드 디코더 열(WD)을 사이에 두고 열 방향으로 나란히 늘어서는 회로군(GR)에 있어서의 pMOS(18), nMOS(20)의 드레인은 각각 내부 전원선(VIIZ,VSSX(VII0Z,VII1Z, …,VIInZ,VSS0X,VSS1X, …,VSSnX)를 통해 서로 접속되어 있다. 즉, 열 방향으로 나란히 늘어서는 pMOS(18) 및 nMOS(20)는 다른 타이밍으로 동작하는 회로 블록(16)에 의해 공유되어 있다. 회로 블록(16) 내의 회로와 전원선(VII)(또는VSS)이, 병렬 배치된 복수의 pMOS(18)(또는 nMOS(20))을 통해 접속되기 때문에, 동작하는 회로에 대한 pMOS(18)(또는 nMOS(20))의 전체 구동 능력은 커진다. 구동 능력은, 예컨대 각 트랜지스터의 게이트 폭(W)/게이트 길이(L)의 총합으로 나타내어진다.
이 실시예에서는 전술한 바와 같이, 워드 디코더 열(WD) 및 센스 앰프 열(SA) 등의 제어 회로는 행 방향으로 나란히 늘어서는 블록 단위 및 영역 단위로 동작한다. 마찬가지로, 행 방향으로 나란히 늘어서는 회로 블록(16)은 동시에 동작하고, 열 방향으로 나란히 늘어서는 회로 블록(16)은 두 개씩 동작한다. 바꾸어 말하면, 열 방향으로 나란히 늘어서는 회로 블록(16)의 복수는 다른 타이밍으로 동작한다. 내부 전원선(VIIZ,VSSX)은 동시에 동작하는 회로 블록(16)의 수가 적은 방향으로 나란히 늘어서는 회로 블록(16) 내의 회로를 서로 접속하고 있다.
도 3은 회로 블록(16) 내에 배치되는 WCL 구동 회로(22) 및 RCL 구동 회로(24)의 일례를 나타내고 있다. WCL 구동 회로(22) 및 RCL 구동 회로(24)는 칼럼 어드레스 신호에 대응하여 비트선(BL, /BL)에 전달되는 데이터의 입출력을 제어하는 칼럼 제어 회로(메모리 셀 어레이(MA)를 제어하는 어레이 제어 회로)이다. 또, 회로 블록(16)에는 이들 회로 외에 센스 앰프 열(SA)을 제어하는 센스 앰프 구동 회로(칼럼계의 제어 회로) 등도 배치되어 있다.
WCL 구동 회로(22)는 pMOS의 소스(전원 단자)를 내부 전원선(VIIZ)에 접속하고, nMOS의 소스를 접지선(VSS)에 접속한 CMOS 인버터로 구성되어 있다. WCL 구동 회로(22)는 메인 기록 칼럼선 신호(MWCL)를 받아, 받은 신호를 반전하여 서브 기록 칼럼선 신호(SWCL)로서 출력하고 있다. 메인 기록 칼럼선 신호(MWCL)는 스탠바이시에 하이 레벨로 유지된다. 이 때, pMOS는 오프된다. 즉, WCL 구동 회로(22)에 있어서, 스탠바이시에 오프되는 pMOS의 소스가, 도 2의 가로 방향으로 나란히 늘어서는 복수의 pMOS(18)를 통해 전원선(VII)에 접속되어 있다.
RCL 구동 회로(24)는 pMOS의 소스를 전원선(VII)에 접속하고, nMOS의 소스(전원 단자)를 내부 전원선(VSSX)에 접속한 CMOS 인버터로 구성되어 있다. RCL 구동 회로(24)는 메인 독출 칼럼선 신호(MRCL)를 받아, 받은 신호를 반전하여 서브 독출 칼럼선 신호(SRCL)로서 출력하고 있다. 메인 독출 칼럼선 신호(MRCL)는 스탠바이시에 로우 레벨로 유지된다. 이 때, nMOS는 오프된다. 즉, RCL 구동 회로(24)에 있어서, 스탠바이시에 오프되는 nMOS의 소스가, 도 2의 가로 방향으로 나란히 늘어서는 nMOS(20)를 통해 접지선(VSS)(전원선)에 접속되어 있다.
도 2에 도시한 바와 같이, 내부 전원선(VIIZ,VSSX)은 비트선(BL, /BL)의 배선 방향(열 방향)으로 배선되어 있다. 즉, 내부 전원선(VIIZ,VSSX)은 비트선(BL,/BL)의 배선 방향(열 방향)으로 나란히 늘어서는 WCL 구동 회로(22) 및 RCL 구동 회로(24)의 전원 단자를 서로 접속하고 있다.
이 실시예에서는 전원 전압(VII)은 1.2V로 설정되고, WCL 구동 회로(22) 및 RCL 구동 회로(24)의 pMOS, nMOS의 임계치 전압(절대치)은 고속 동작을 유지하기 위해서, 예컨대 0.25V로 낮게 설정되어 있다. 스위칭 트랜지스터인 pMOS(18) 및 nMOS(20)의 임계치 전압(절대치)은 오프시의 서브 임계 누설 전류를 저감하기 위해서, 예컨대 0.45V로 설정되고 있다. 병렬로 접속된 트랜지스터(18, 20)가 회로 블록(16)으로 공유되기 때문에, 트랜지스터(18, 20)의 임계치 전압을 높게 한 경우에도, 각 트랜지스터(18, 20)의 크기를 조금 크게 하는 것만으로, 트랜지스터(18, 20)의 구동 능력의 저하가 방지된다. 동시에, 회로 블록(16) 내의 회로의 임계치 전압을 내린 경우에도, pMOS(18) 및 nMOS(20)에 의해, 스탠바이시에 이들 회로에 흐르는 서브 임계 누설 전류를 보다 저감할 수 있다.
또, WCL 구동 회로(22)가, 병렬 배치된 복수의 pMOS(18)를 통해 전원선(VII)에 접속되기 때문에, WCL 구동 회로(22)의 전원 저항이, pMOS(18)에 의해 상승하는 것이 방지되어, 회로의 동작 속도가 저하하는 것이 억제된다. 마찬가지로, RCL 구동 회로(24)가, 병렬 배치된 복수의 nMOS(20)를 통해 접지선(VSS)에 접속되기 때문에, RCL 구동 회로(24)의 접지 저항이, nMOS(20)에 의해 상승하는 것이 방지되어, 회로의 동작 속도가 저하되는 것이 억제된다. pMOS(18) 및 nMOS(20)는 도 2에 도시한 바와 같이 메모리 코어(14) 내에 분산 배치되어 있기 때문에, 이들 트랜지스터의 드레인을 접속하는 내부 전원선(VIIZ,VSSX)의 저항은 가능한 한 낮게 해 두는것이 바람직하다.
도 4는 도 2에 도시한 블록(1)의 메모리 셀 어레이(MA)에 대한 기록 동작의 일례를 도시하고 있다. 우선, 외부에서 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 도 1에 도시한 제어 회로(12)는 인에이블 신호(ENA)를 활성화한다(도 4a). 또한, 액티브 커맨드가 아니라, 스탠바이 상태로부터 복귀하는 커맨드가 입력되었을 때에, 인에이블 신호(ENA)를 활성화하더라도 좋다. 제어 회로(12)는 인에이블 신호(ENA)의 활성화에 따라, 인에이블 신호(ENZ, ENX)를 각각 하이 레벨, 로우 레벨로 한다(도 4b). 도 2에 도시한 분산 배치된 복수의 pMOS(18) 및 nMOS(20)는 인에이블 신호(ENX, ENZ)의 활성화를 받아 동시에 온으로 한다. pMOS(18)의 온에 의해, 내부 전원선(VIIZ)은 전원선(VII)에 접속된다. nMOS(20)의 온에 의해, 내부 전원선(VSSZ)은 접지선(VSS)에 접속된다.
다음에, 제어 회로(12)는 인에이블 신호(ENA) 및 외부로부터의 어드레스 신호(ADD)(로우 어드레스 신호)에 따라 블록 선택 신호(BLKX)를 활성화한다(도 4c). 블록(1)의 워드 디코더 열(WD)이, 블록 선택 신호(BLKX)에 대응하여 활성화되어, 로우 어드레스 신호에 따른 워드선(WL)이 활성화된다(도 4d). 워드선(WL)의 활성화에 의해, 블록(1)의 메모리 셀 어레이(MA) 내의 메모리 셀(MC)에 유지되어 있는 데이터가 비트선(BL)(또는 /BL)에 전달된다(도 4e).
다음에, 블록(1)에 인접하는 영역(B, C)에 있어서의 회로 블록(16) 내의 센스 앰프 구동 회로가, 블록 선택 신호(BLKX)에 대응하여 활성화되어, 영역(B, C)의 센스 앰프 열(SA)의 센스 앰프가 활성화된다. 센스 앰프의 활성화에 의해, 비트선쌍(BL, /BL)의 전압차가 증폭된다(도 4f).
다음에, 외부에서 기록 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 도 1에 도시한 제어 회로(12)는 기록 커맨드 신호(WCMD) 및 메인 기록 칼럼선 신호(MWCL)를 활성화한다(도 4g, 도 4h).
영역(B, C)의 WCL 구동 회로(22)(도 3)는 메인 기록 칼럼선 신호(MWCL)의 활성화를 받아, 서브 기록 칼럼선 신호(SWCL)를 활성화(하이 레벨)한다(도 4i). 이 때, 영역(A, D)의 WCL 구동 회로(22)는 하이 레벨의 메인 기록 칼럼선 신호(MWCL)를 받아, 스탠바이 상태로 되고 있다. 이 때문에, pMOS(18)를 통해 내부 전원선(VIIZ)에 유입되는 전원 전류는 영역(B, C)의 WCL 구동 회로(24)만으로 소비된다. 이와 같이, 분산 배치되어 있는 pMOS(18)를 내부 전원선(VIIZ)에 접속하여, 다른 타이밍으로 동작하는 복수의 회로에서 공유함으로써, 동작하는 회로에 대한 전류 공급 능력을 크게 할 수 있다. 이 결과, 이 예에서는 WCL 구동 회로(22)를 고속으로 동작할 수 있어, 서브 기록 칼럼선 신호(SWCL)를 신속히 활성화할 수 있다.
다음에, 기록 커맨드와 함께 입력된 어드레스 신호(열 어드레스 신호)에 따라 소정의 칼럼 선택선(CL)이 활성화되어(도 4j), 외부에서 입력된 기록 데이터가 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다(도 4k).
이 후, 외부로부터 디세이블 커맨드를 나타내는 커맨드 신호(CMD)(예컨대, 프리차지 커맨드)가 입력되어, 디세이블 신호(DIS)가 활성화된다(도 4l). 디세이블 신호(DIS)의 활성화에 응답하여, 워드선(WL)이 비활성화되어, 비트선(BL, /BL)이 프리차지된다(도 4m). 이 후, 소정 기간후에 인에이블 신호(ENZ, ENX)가 비활성화되어, SDRAM은 스탠바이 상태가 된다(도 4n). 인에이블 신호(ENZ, ENX)의 비활성화에 의해, pMOS(18) 및 nMOS(20)가 오프되어, WCL 구동 회로(22)의 오프되어 있는 pMOS 및 RCL 구동 회로(24)의 오프되고 있는 nMOS로의 전원의 공급이 차단되기 때문에, 스탠바이시의 서브 임계 누설 전류가 대폭 저감된다.
도 5는 도 2에 도시한 블록(1)의 메모리 셀 어레이(MA)에 대한 독출 동작의 일례를 나타내고 있다. 도 4와 동일한 동작에 관하여는 상세한 설명을 생략한다. 우선, 외부에서 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 인에이블 신호(ENA)가 활성화된다(도 5a). 인에이블 신호(ENZ, ENX)가 각각 하이 레벨, 로우 레벨로 변화되어(도 5b), 도 2에 도시한 pMOS(18) 및 nMOS(20)은 동시에 온이 된다. pMOS(18)의 온에 의해, 내부 전원선(VIIZ)은 전원선(VII)에 접속된다. nMOS(20)의 온에 의해, 내부 전원선(VSSZ)은 접지선(VSS)에 접속된다.
다음에, 외부로부터의 어드레스 신호(ADD)(로우 어드레스 신호)에 따라 블록 선택 신호(BLKX)가 활성화되어(도 5c), 로우 어드레스 신호에 따른 워드선(WL)이 활성화된다(도 5d). 워드선(WL)의 활성화에 의해, 메모리 셀(MC)에 유지되어 있는 데이터가 비트선(BL)(또는 /BL)에 전달된다(도 5e).
다음에, 블록 선택 신호(BLKX)에 대응하여, 블록(1)에 인접하는 영역(B, C)의 센스 앰프 열(SA)이 활성화되어, 비트선쌍(BL, /BL)의 전압차가 증폭된다(도 5f).
다음에, 외부에서 독출 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 도 1에 도시한 제어 회로(12)는 독출 커맨드 신호(RCMD) 및 메인 독출 칼럼선신호(MRCL)를 활성화한다(도 5g, 도 5h).
영역(B, C)의 RCL 구동 회로(24)(도 3)는 메인 독출 칼럼선 신호(MRCL)의 활성화를 받아, 서브 독출 칼럼선 신호(SRCL)를 활성화(로우 레벨)한다(도 5i). 이 때, 영역(A, D)의 RCL 구동 회로(24)는 로우 레벨의 메인 독출 칼럼선 신호(MRCL)를 받아, 스탠바이 상태가 되고 있다. 이 때문에, nMOS(20)를 통해 내부 전원선(VSSZ)에서 접지선(VSS)으로 유입되는 소스 전류는 영역(B, C)의 RCL 구동 회로(24)의 동작에만 기여한다. 이와 같이, 분산 배치되어 있는 nMOS를 내부 전원선(VSSZ)에 접속하고, 다른 타이밍으로 동작하는 복수의 회로에서 공유함으로써, 동작하는 회로에 대한 전류 방출 능력을 크게 할 수 있다. 이 결과, 이 예에서는 WCL 구동 회로(22)를 고속으로 동작할 수 있어, 서브 독출 칼럼선 신호(SRCL)를 신속히 활성화할 수 있다.
다음에, 독출 커맨드와 함께 입력된 어드레스 신호(칼럼 어드레스 신호)에 따라 소정의 칼럼 선택선(CL)이 활성화되어(도 5j), 비트선(BL, /BL) 상에서 증폭된 데이터가 독출되게 한다.
이 후, 외부에서 디세이블 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 디세이블 신호(DIS)가 활성화된다(도 5k). 디세이블 신호(DIS)의 활성화에 응답하여, 워드선(WL)이 비활성화되어, 비트선(BL, /BL)이 프리차지된다(도 5(l)). 이 후, 소정 기간후에 인에이블 신호(ENZ, ENX)가 비활성화되어, SDRAM은 스탠바이 상태가 된다(도 5m).
이상의 기록 동작 및 독출 동작에 있어서, 블록(0, 2)의 메모리 셀어레이(MA)는 비선택이 되고 있고, 영역(A, D)의 센스 앰프 열(SA) 및 회로군(GR)도 활성화되지 않고 비선택으로 되고 있다.
도 3에서 설명한 바와 같이, 선택된 회로군(GR)에 있어서의 WCL 구동 회로(22)의 pMOS의 소스는 메모리 코어(14) 중에 분산 배치된 복수의 pMOS(18)를 통해 전원선(VII)에 접속된다. 마찬가지로, RCL 구동 회로(24)의 nMOS의 소스는 메모리 코어(14) 중에 분산 배치된 복수의 nMOS(20)를 통해 접지선(VSS)에 접속된다. 즉, 다른 타이밍으로 동작하는 비선택의 회로군(GR)에 배치된 pMOS(18) 및 nMOS(20)를 공유함으로써, 전원 전류의 공급 능력이 향상된다. 다시 말하면, 이들 pMOS(18) 및 nMOS(20)를 공유함으로써, pMOS(18) 및 nMOS(20)의 1 개당 크기가 작더라도, WCL 구동 회로(22) 및 RCL 구동 회로(24)를 고속 동작시킬 수 있다.
이상, 본 실시예에서는 내부 전원선(VIIZ,VSSX)을 통해 스위칭 트랜지스터인 복수의 pMOS(18), nMOS(20)를 각각 병렬로 접속하여, 이들 pMOS(18), nMOS(20)를 다른 타이밍으로 동작하는 회로 블록(16)으로 공유했다. 이 때문에, 동작하는 회로 블록(16)에 대한 pMOS(18), nMOS(20)의 총 크기를 크게 할 수 있어, 회로 블록(16)으로의 전류 공급 능력 및 전류 방출 능력을 향상시킬 수 있다. 이 결과, 종래에 비하여 회로 블록(16)의 동작 속도를 향상시킬 수 있다.
복수의 pMOS(18), nMOS(20)를 회로 블록(16)으로 공유함으로써, 회로 블록(16)마다 배치했을 때에 비하여, pMOS(18), nMOS(20)의 전체 크기를 작게 할 수 있다. 이 결과, 회로 블록(16)의 비동작시의 전류(스탠바이 전류)를 저감시킬 수 있다. 또한, pMOS(18), nMOS(20)를 공유할 수 있기 때문에, 칩 크기를 작게 할수 있다.
따라서, 스탠바이 전류를 증가시키지 않고서, 고속의 SDRAM을 구성할 수 있다. 특히, 임계치 전압을 내린 트랜지스터로 회로 블록(16)을 구성하는 SDRAM에 있어서, 동작 속도의 증가와 스탠바이 전류의 감소를 동시에 만족할 수 있다.
pMOS(18), nMOS(20)의 임계치 전압을, 회로 블록(16)의 트랜지스터의 임계치 전압보다 높게 설정했다. 복수의 pMOS(18), nMOS(20)가 병렬로 접속되어 있기 때문에, 칩 크기의 증가를 최소한으로 억제하여, 서브 임계 누설 전류를 더욱 줄일 수 있다.
회로 블록(16)의 WCL 구동 회로(22) 및 RCL 구동 회로(24)에 있어서, pMOS(18), nMOS(20)를, 스탠바이 전류를 내리기 위해서 필요한 트랜지스터에만 접속하고, 다른 트랜지스터를 전원선(VII,VSS)에 직접 접속했기 때문에, WCL 구동 회로(22) 및 RCL 구동 회로(24)를 보다 고속으로 동작할 수 있는 동시에, 스탠바이시에도 회로의 논리를 확정시킬 수 있다.
pMOS(18), nMOS(20)를 간격을 두고 매트릭스형으로 배치하여, 이들 pMOS(18), nMOS(20)를 동시에 동작하는 회로 블록(16)의 수가 적은 방향으로 나란히 늘어서는 회로 블록(16)으로 공유했다. 이 때문에, 동작하는 회로 블록(16)에 대한 pMOS(18), nMOS(20)의 수를 많게 할 수 있어, 회로 블록(16)당 전류 공급 능력을 높게 할 수 있다. 이 결과, 회로 블록(16)을 고속으로 동작할 수 있다.
pMOS(18), nMOS(20)를, 다른 타이밍으로 동작하는 WCL 구동 회로(22) 및 RCL 구동 회로(24)(칼럼 제어 회로, 어레이 제어 회로)로 공유했기 때문에, WCL 구동회로(22) 및 RCL 구동 회로(24)를 고속으로 동작할 수 있어, SDRAM의 액세스 시간을 단축할 수 있다.
도 6은 본 발명의 반도체 집적 회로의 제2 실시예를 나타내고 있다. 이 실시예는 제1항∼제10항에 대응하고 있다. 제1 실시예에서 설명한 회로-신호와 동일한 회로-신호에 관하여는 동일한 부호를 붙여, 이들에 관하여는 상세한 설명을 생략한다.
이 실시예에서는 메모리 코어(26)가 제1 실시예의 메모리 코어(14)와 상이하다. 이밖의 구성은 제1 실시예와 거의 동일하다. 즉, 이 실시예의 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스를 사용하여 SDRAM으로서 형성되어 있다. SDRAM은 도 1과 같은 입출력 회로(10), 제어 회로(12) 및 메모리 코어(26)를 갖고 있다.
메모리 코어(26)는 매트릭스형으로 간격을 두고 배치된 복수의 메모리 셀 어레이(MA)를 갖고 있다. 메모리 셀 어레이(MA)의 4 변에 인접하는 영역 중, 행 방향으로 나란히 늘어서는 영역에는 워드 디코더 열(WD)이 배치되어 있다. 메모리 셀 어레이(MA)의 4 변에 인접하는 영역 중, 열 방향으로 나란히 늘어서는 영역에는 센스 앰프 열(SA)이 배치되어 있다. 특히 도시하지 않지만, 도면 양단의 센스 앰프 열(SA)의 외측에는 칼럼 디코더, 리드 버퍼, 라이트 앰프 등의 칼럼 어드레스에 대응하여 동작하는 제어 회로가 배치되어 있다.
메모리 셀 어레이(MA)의 4 모서리에 인접하는 영역(열 방향으로 나란히 늘어서는 워드 디코더 열(WD) 사이 및 행 방향으로 나란히 늘어서는 센스 앰프 열(SA)의 사이)에는 제1 실시예와 동일한 회로군(GR)이 배치되어 있다. 열 방향으로 나란히 늘어서는 회로군(GR)에는 공통의 내부 전원선[VIIZ(VII0Z,VII1Z, …,VIInZ),VSSX(VSS0X,VSS1X, …,VSSnX)]가 각각 배선되어 있다. 회로군(GR)은 인에이블 신호(ENZ, ENX)를 받고 있다. 인에이블 신호(ENX, ENZ)는 제1 실시예와 마찬가지로, 도 1에 도시한 제어 회로(12)에 의해 생성된다.
메모리 코어(26)의 끝(도면의 아래쪽)에는 센스 앰프 열(SA)에 인접하는 영역에 회로군(GR2)이 배치되고, 메모리 셀 어레이(MA)에 인접하는 영역에 회로군(GR3)이 배치되어 있다. 즉, 회로군(GR2) 사이에 별종의 회로군(GR3)이 배치되어 있다. 이들 회로군(GR2, GR3)은 각각 열 방향으로 분산되어 배치되어 있다. 메모리 코어(26)는 제1 실시예와 같이, 기록 동작 또는 독출 동작시에, 블록(0∼3) 중 어느 것이 활성화되고, 활성화된 블록의 양측 영역이 활성화된다. 따라서, 열 방향으로 나란히 늘어서는 회로군(GR2)은 두 개씩 동작하고, 열 방향으로 나란히 늘어서는 회로군(GR3)은 서로 다른 타이밍으로 활성화된다(동시에 동작하지 않는다).
회로군(GR2)은 회로 블록(30), pMOS(18) 및 nMOS(20)을 갖고 있다. pMOS(18)는 소스를 전원선(VII)에 접속하고, 드레인을 회로 블록(30)에 접속하여, 게이트로 인에이블 신호(ENX)를 받고 있다. nMOS(20)는 소스를 접지선(VSS)에 접속하고, 드레인을 회로 블록(30)에 접속하여, 게이트로 인에이블 신호(ENZ)를 받고 있다. 회로군(GR2)의 pMOS(18)의 드레인 및 nMOS(20)의 드레인은 각각 열 방향을 따르는 내부 전원선(VIImZ,VSSmZ)에 의해 서로 접속되어 있다. 또, 회로 블록(30)은 직접,전원선(VII) 및 접지선(VSS)에도 접속되어 있다.
회로군(GR3)은 회로 블록(32)을 갖고 있다. 회로 블록(32)은 후술하는 바와 같이, 로우 어드레스 신호에 따른 소정의 메모리 셀 어레이(MA)를 선택하기 위한 블록 선택 제어 회로(38)를 갖고 있다. 블록 선택 제어 회로(38)는 전원선(VII), 접지선(VSS) 외에, 내부 전원선(VIImZ,VSSmZ)에 접속되어 있다. 이와 같이, 내부 전원선(VIImZ)에 접속된 pMOS(18) 및 내부 전원선(VSSmZ)에 접속된 nMOS(20)는 회로 블록(30, 32)에 의해 공유되어 있다.
또, 이 실시예에 있어서도, 전원 전압(VII)은 1.2V로 설정되고, 회로 블록(16, 30, 32) 내의 pMOS, nMOS의 임계치 전압(절대치)은 0.25V로 설정되고, 스위칭 트랜지스터인 pMOS(18) 및 nMOS(20)의 임계치 전압(절대치)은 0.45V로 설정되고 있다.
도 7은 회로 블록(30) 내에 배치되는 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)의 일례를 도시하고 있다. MWCL 생성 회로(34)는 SDRAM의 기록 동작시에 동작하여, 메인 기록 칼럼선 신호(MWCL)를 출력하는 칼럼 제어 회로 또 독출 제어 회로이다. MRCL 생성 회로(36)는 SDRAM의 독출 동작시에 동작하여, 메인 독출 칼럼선 신호(MRCL)를 출력하는 칼럼 제어 회로 또 기록 제어 회로이다.
MWCL 생성 회로(34)는 NAND 게이트(34a) 및 NAND 게이트(34a)의 출력에 접속되어 메인 기록 칼럼선 신호(WCL)를 출력하는 버퍼(34b)를 갖고 있다. NAND 게이트(34a)는 기록 제어 신호(WRX)의 반전 신호, 센스 앰프 활성화 신호(LEX)의 반전 신호 및 뱅크 선택 신호(BKZ)를 받고 있다. 버퍼(34b)는 직렬로 접속된 2개의인버터로 구성되어 있다.
MRCL 생성 회로(36)는 NAND 게이트(36a) 및 NAND 게이트(36a)의 출력에 접속되어 메인 독출 칼럼선 신호(MRCL)을 출력하는 버퍼(36b)를 갖고 있다. NAND 게이트(36a)는 독출 제어 신호(RDX)의 반전 신호, 센스 앰프 활성화 신호(LEX)의 반전 신호 및 뱅크 선택 신호(BKZ)를 받고 있다. 버퍼(36b)는 직렬로 접속된 3개의 인버터로 구성되어 있다. MWCL 생성 회로(34) 및 MRCL 생성 회로(36)에 있어서, 스탠바이시에 오프되는 pMOS 및 nMOS의 소스는 각각 내부 전원선(VIImZ,VSSmZ)에 접속되어 있다.
도 8은 회로군(GR3) 내의 회로 블록(32)에 배치되는 블록 선택 제어 회로(38)의 일례를 도시하고 있다. 블록 선택 제어 회로(38)는 인버터(38a), 래치(38b) 및 레벨 시프터(38c)를 갖고 있다. 인버터(38a)는 소정의 메모리 셀 어레이(MA)를 선택하기 위한 블록 어드레스 신호(RAD, RAE)의 하이 레벨시에 활성화되어, 비트선(BL, /BL)의 프리차지 동작을 정지하는 해제 신호(BRRZ)를 반전하여, 블록 선택 신호(BLKX)를 출력한다. 래치(38b)는 블록 선택 신호(BLKX)를 래치하고, 래치한 블록 선택 신호(BLKX)의 반전 신호(BLKZ)를 출력한다. 레벨 시프터(38c)는 반전 신호(BLKZ)의 하이 레벨을 승압 전압(VPP)으로 변환한다. 레벨 시프터(38c)에 있어서, 승압 전압(VPP)을 출력하는 pMOS의 소스는 내부 전원선(VPZ)에 접속되어 있다. 내부 전원선(VPPZ)은 pMOS(38d)를 통해 승압 전원선(VPP)에 접속되어 있다. pMOS(38d)의 게이트는 인에이블 신호(ENX)를 받고 있다.
이와 같이, 블록 선택 제어 회로(38)는 행 어드레스 신호에 대응하는 블록어드레스 신호(RAD, RAE)에 의해 활성화되어, 워드선(WL)을 선택하는 로우 제어 회로이다. 블록 선택 제어 회로(38)에 있어서, 스탠바이시에 오프되는 pMOS의 소스는 내부 전원선(VIImZ)(또는VPPZ)에 접속되고, 스탠바이시에 오프되는 nMOS의 소스는 내부 전원선(VSSmZ)에 접속되어 있다.
도 9는 도 7에 도시한 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)의 동작을 나타내고 있다. 기록 동작에 있어서, 뱅크 선택 신호(BKZ), 센스 앰프 활성화 신호(LEX) 및 기록 제어 신호(WRX)의 활성화에 따라, MWCL 생성 회로(34)가 동작하여, 메인 기록 칼럼선 신호(MWCL)가 활성화된다. 독출 동작에 있어서, 뱅크 선택 신호(BKZ), 센스 앰프 활성화 신호(LEX) 및 독출 제어 신호(RDX)의 활성화에 따라서, MRCL 생성 회로(36)가 동작하여, 메인 독출 칼럼선 신호(MRCL)이 활성화된다. 메인 기록 칼럼선 신호(MWCL) 및 메인 독출 칼럼선 신호(MRCL)는 각각 활성화 기간이 짧은 기록 제어 신호(WRX) 및 센스 앰프 활성화 신호(LEX)에 대응하여 활성화된다.
SDRAM에 있어서, 동일한 블록에 대하여 기록 동작과 독출 동작이 동시에 실행되는 일은 없다. 즉, 내부 전원선(VIImZ,VSSmX)에 접속된 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)가 동시에 동작하는 일은 없다. 또, 내부 전원선(VIImZ,VSSmX)에 접속된 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)는 두개씩 동작한다. 따라서, 동작하는 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)에 대한 pMOS(18) 및 nMOS(20)의 수를 많게 할 수 있어, SDRAM의 독출 동작 시간 및 기록 동작 시간을 단축하는 것이 가능하게 된다.
도 10은 블록(1)의 메모리 셀 어레이(MA)에 대하여 기록 동작을 실행하는 일례를 도시하고 있다. 도 4와 동일한 동작에 관하여는 상세한 설명을 생략한다. 우선, 외부에서 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 인에이블 신호(ENA)가 활성화된다(도 10a). 인에이블 신호(ENA)에 응답하여 인에이블 신호(ENZ, ENX)가 각각 하이 레벨, 로우 레벨로 변화되고(도 10b), 도 6에 도시한 pMOS(18), nMOS(20) 및 도 8에 도시한 pMOS(38d)는 온이 된다. pMOS(18)의 온에 의해, 내부 전원선(VIIZ)은 전원선(VII)에 접속된다. nMOS(20)의 온에 의해, 내부 전원선(VSSZ)은 접지선(VSS)에 접속된다. pMOS(38d)의 온에 의해, 내부 전원선(VPP)은 승압 전원선(VPP)에 접속된다.
다음에, 블록 어드레스 신호(RAD, RAE)가 활성화되어, 프리차지의 해제 신호(BRRZ)가 활성화된다(도 10c). 도 8에 도시한 블록 선택 제어 회로(38)는 해제 신호(BRRZ)의 활성화를 받아, 블록 선택 신호(BLKX, BLTZ)를 활성화한다(도 10d). 여기서, 블록 선택 신호(BLTZ)는 블록 선택 제어 회로(32)의 레벨 시프터(38c)에 의해 승압 전압(VPP)까지 상승한다. 내부 전원선(VIImZ,VSSmZ,VPPZ)에 접속된 블록 선택 제어 회로(38)는 블록 어드레스 신호(RAD, RAE)에 대응하는 하나만이, 활성화된다. 따라서, 동작하는 블록 선택 제어 회로(38)에 대한 pMOS(18) 및 nMOS(20)의 수를 많게 할 수 있어, 블록 선택 제어 회로(38)당 전류 공급 능력을 높일 수 있다. 이 결과, 블록 선택 제어 회로(38)를 고속으로 동작할 수 있다.
블록 선택 신호(BLKX, BLTZ)는 도 6에 도시한 회로군(GR2)에 포함되는 도시되지 않는 셀 어레이 선택 회로에 전달된다. 그리고, 셀 어레이 선택 회로에 의해,영역(B)의 센스 앰프 열(SA)과 블록(0)의 메모리 셀 어레이(MA)가 분리되고, 영역(C)의 센스 앰프 열(SA)과, 블록(2)의 메모리 셀 어레이(MA)가 분리된다. 또한, 블록(1)의 메모리 셀 어레이(MA)의 프리차지 동작이 해제된다. 이 때, 칼럼 제어 회로인 MWCL 생성 회로(34)는 아직 동작하지 않고 있다.
다음에, 블록 선택 신호(BLKX), 로우 어드레스 신호 및 도시되지 않는 타이밍 신호에 대응하여, 블록(1)의 워드선(WL) 및 센스 앰프 활성화 신호(LEX)가 활성화된다(도 10e). 센스 앰프 활성화 신호(LEX)는 도 7에 도시한 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)에 공급된다. 워드선(WL)의 활성화에 의해, 메모리 셀(MC)에 유지되어 있는 데이터가 비트선(BL)(또는 /BL)에 전달된다(도 10f). 센스 앰프의 활성화에 의해, 비트선쌍(BL, /BL)의 전압차가 증폭된다(도 10g).
다음에, 외부에서 기록 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 기록 커맨드 신호(WCMD)가 활성화된다(도 10h). 기록 커맨드 신호(WCMD)에 응답하여 기록 제어 신호(WRX)가 활성화된다(도 10i). 도 7에 도시한 MWCL 생성 회로(34)는 기록 제어 신호(WRX)의 활성화를 받아 메인 기록 칼럼선 신호(MWCL)를 활성화한다(도 10j). 도 3에 도시한 WCL 구동 회로(22)는 메인 기록 칼럼선 신호(MWCL)의 활성화를 받아, 서브 기록 칼럼선 신호(SWCL)를 활성화한다(도 10k). 그리고, 기록 커맨드와 동시에 입력된 어드레스 신호(칼럼 어드레스 신호)에 따라 소정의 칼럼 선택선(CL)이 활성화되어(도 10l), 외부에서 입력된 기록 데이터가 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다(도 10m).
다음에, 외부에서 디세이블 커맨드를 나타내는 커맨드 신호(CMD)(예컨대, 프리차지 커맨드)가 입력되어, 디세이블 신호(DIS)가 활성화된다(도 10n). 디세이블 신호(DIS)의 활성화에 응답하여, 블록(1)의 워드선(WL)이 비활성화되고(도 10o), 비트선(BL, /BL)이 프리차지된다(도 10p). 이 후, 소정 기간후에 인에이블 신호(ENZ, ENX)가 비활성화되어, SDRAM은 스탠바이 상태가 된다(도 10q).
전술한 바와 같이, 회로 블록(32) 내에 형성된 로우 제어 회로인 블록 선택 제어 회로(38)와, 회로 블록(30) 내에 형성된 칼럼 제어 회로인 MWCL 생성 회로(34)는 각각 다른 타이밍으로 동작한다. 따라서, 동작하는 각 회로 블록(30, 32)에 대한 pMOS(18) 및 nMOS(20)의 수를 많게 할 수 있어, 회로 블록당 전류 공급 능력을 높일 수 있다. 이 결과, MWCL 생성 회로(34) 및 블록 선택 제어 회로(38)를 각각 고속으로 동작할 수 있다.
도 11은 블록(1)의 메모리 셀 어레이(MA)에 대하여 독출 동작을 실행하는 일례를 도시하고 있다. 전술과 동일한 동작에 관하여는 상세한 설명을 생략한다. 우선, 외부에서 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 인에이블 신호(ENA)가 활성화된다(도 11a). 인에이블 신호(ENZ, ENX)가 각각 하이 레벨, 로우 레벨로 변화되어(도 11b), 도 2 및 도 6에 도시한 pMOS(18), nMOS(20) 및 도 8에 도시한 pMOS(38d)는 온이 된다.
다음에, 블록 어드레스 신호(RAD, RAE)가 활성화되어, 프리차지의 해제 신호(BRRZ)가 활성화된다(도 11c). 해제 신호(BRRZ)의 활성화에 응답하여, 블록 선택 신호(BLKX, BLTZ)가 활성화된다(도 11d). 이 때, 칼럼 제어 회로인 MRCL 생성 회로(36)는 아직 동작하지 않는다. 로우 어드레스 신호에 따라 블록(1)의워드선(WL) 및 센스 앰프 활성화 신호(LEX)가 활성화된다(도 11e). 워드선(WL)의 활성화에 의해, 메모리 셀(MC)에 유지되어 있는 데이터가 비트선(BL)(또는 /BL)에 전달된다(도 11f). 센스 앰프의 활성화에 의해, 비트선쌍(BL, /BL)의 전압차가 증폭된다(도 11g).
다음에, 외부로부터 독출 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 독출 커맨드 신호(RCMD)가 활성화된다(도 11h). 도 7에 도시한 MRCL 생성 회로(36)는 독출 제어 신호(RDX)의 활성화를 받아 메인 독출 칼럼선 신호(MRCL)를 활성화한다(도 11j). 도 3에 도시한 RCL 구동 회로(22)는 메인 독출 칼럼선 신호(MRCL)의 활성화를 받아, 서브 독출 칼럼선 신호(SRCL)를 활성화한다(도 11k). 그리고, 독출 커맨드와 동시에 입력된 어드레스 신호(칼럼 어드레스 신호)에 따라 소정의 칼럼 선택선(CL)이 활성화되어(도 11l), 비트선(BL, /BL) 상에서 증폭된 데이터를 독출하게 된다.
이후, 도 10과 같이 외부에서 디세이블 커맨드를 나타내는 커맨드 신호(CMD)가 입력되어, 디세이블 신호(DIS)가 활성화된다(도 11m). 그리고, 워드선(WL)이 비활성화되어(도 11n), 비트선(BL, /BL)이 프리차지되고(도 11o) 인에이블 신호(ENZ, ENX)가 비활성화되어, SDRAM은 스탠바이 상태가 된다(도 11p).
독출 동작에 있어서도, 블록 선택 제어 회로(38)는 블록 어드레스 신호(RAD, RAE)에 대응하는 하나만이, 활성화된다. 동작하는 블록 선택 제어 회로(38)에 대한 pMOS(18) 및 nMOS(20)의 수를 많게 할 수 있기 때문에, 블록 선택 제어 회로(38)당 전류 공급 능력을 높일 수 있다. 또한, 회로 블록(32) 내의 블록 선택 제어회로(38)와, 회로 블록(30) 내의 MRCL 생성 회로(36)는, 각각 다른 타이밍으로 동작한다. 따라서, 동작하는 각 회로 블록(30, 32)에 대한 pMOS(18) 및 nMOS(20)의 수를 많게 할 수 있어, 회로 블록당 전류 공급 능력을 높일 수 있다.
이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 독출 동작시에 동작하는 MRCL 생성 회로(36) 및 기록 동작시에 동작하는 MWCL 생성 회로(34)를, 내부 전원선(VIImZ,VSSmX)에 의해 서로 접속했다. 내부 전원선(VIImZ,VSSmX)에 접속된 회로 블록(30)의 MWCL 생성 회로(34) 및 MRCL 생성 회로(36)와, 회로 블록(32)의 블록 선택 제어 회로(38)를 다른 타이밍으로 동작시켰다. 또, 내부 전원선(VIImZ,VSSmX)에 접속된 MWCL 생성 회로(34)를 서로 다른 타이밍으로 동작시켰다. 내부 전원선(VIImZ,VSSmX)에 접속된 MRCL 생성 회로(36)를 서로 다른 타이밍으로 동작시켰다. 마찬가지로, 내부 전원선(VIImZ,VSSmX)에 접속된 블록 선택 제어 회로(38)를 서로 다른 타이밍으로 동작시켰다. 따라서, 동작하는 각각의 회로에 대한 pMOS(18) 및 nMOS(20)의 수를 많게 할 수 있어, 이들 회로를 고속으로 동작할 수 있다. 이 결과, SDRAM을 고속으로 동작할 수 있다.
MWCL 생성 회로(34), MRCL 생성 회로(36) 및 블록 선택 제어 회로(38)에 있어서, pMOS(18), nMOS(20)를, 스탠바이 전류를 내리기 위해서 필요한 트랜지스터에만 접속하고, 다른 트랜지스터를 전원선(VII,VSS)에 직접 접속했기 때문에, 이들 회로를 보다 고속으로 동작할 수 있는 동시에, 스탠바이시에도 회로의 논리를 확정시킬 수 있다.
또, 전술한 실시예에서는 본 발명을 SDRAM에 적용한 예에 관해서 설명했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 본 발명을 SRAM 등의 다른 반도체 메모리 혹은, 논리 LSI에 적용하더라도 좋다. 본 발명을 DRAM 코어를 혼재하는 시스템 LSI에 적용하더라도 좋다.
전술한 제1 실시예에서는 메모리 코어(14)의 열 방향으로 나란히 늘어서는 pMOS(18) 및 nMOS(20)을 병렬로 접속하여, 이들 pMOS(18) 및 nMOS(20)를, 서로 다른 타이밍으로 동작하는 WCL 구동 회로(22) 및 RCL 구동 회로(24)로 각각 공유한 예에 관해서 설명했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 메모리 코어(14)의 행 방향으로 나란히 늘어서는 pMOS(18) 및 nMOS(20)를 병렬로 접속하여, 이들 pMOS(18) 및 nMOS(20)를, 서로 다른 타이밍으로 동작하는 제어 회로로 공유하더라도 좋다. 제어 회로의 일례로서, 행 방향으로 복수 배치되는 칼럼 디코더, 리드 앰프 및 라이트 앰프 등이 있다.
전술한 제1 실시예에서는, 다른 타이밍으로 동작하는 칼럼 제어 회로(WCL 구동 회로(22) 및 RCL 구동 회로(24))를 내부 전원선(VIIZ,VSSX)에서 접속한 예에 관해서 설명했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 다른 타이밍으로 동작하는 로우 제어 회로를 내부 전원선(VIIZ,VSSX)으로 접속하더라도 좋다. 또한, 다른 타이밍으로 동작하는 기록 제어 회로 및 독출 제어 회로를 내부 전원선(VIIZ,VSSX)으로 접속하더라도 좋다.
전술한 실시예에서는, 기록 동작후 및 독출 동작후의 프리차지 동작과 pMOS(18) 및 nMOS(20)의 오프 동작을 디세이블 커맨드에 응답하여 행한 예에 관해서 설명했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 프리차지 동작과 pMOS(18) 및 nMOS(20)의 오프 동작을 각각 별도의 커맨드에 응답하여 행하더라도 좋다.
전술한 실시예에서는, 메모리 셀 어레이(MA)의 행 방향으로 인접하는 영역에, 워드 디코더 열(WD)을 배치한 예에 관해서 설명했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 이 영역을 워드 스트랩 구조의 컨택트 영역으로서 사용하더라도 좋다. 워드 스트랩 구조란, 일반적으로 배선 길이가 긴 워드선의 저항을 내리기 위해서, 워드선을 비교적 저항이 높은 하층의 배선(예컨대 폴리실리콘)과 저항이 낮은 상층의 배선(예컨대 알루미늄)에 의하여 형성한 구조이다.
이상, 본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지내지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
이상의 실시예에 있어서 설명한 발명을 정리하여, 부기(付記)로서 개시한다.
(부기 1)
복수의 회로 블록과,
상기 회로 블록의 전원 단자를 각각 전원선에 접속하는 복수의 스위칭 트랜지스터와,
다른 타이밍으로 동작하는 상기 회로 블록의 상기 전원 단자를 서로 접속하는 내부 전원선과,
상기 내부 전원선에 접속된 상기 회로 블록의 적어도 어느 한 동작에 대응하여, 상기 내부 전원선에 접속된 상기 스위칭 트랜지스터를 동시에 온으로 하는 전원 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기2) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 스위칭 트랜지스터의 임계치 전압은 상기 회로 블록에 포함되는 트랜지스터의 임계치 전압보다 높은 것을 특징으로 하는 반도체 집적 회로.
(부기 3) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 회로 블록은 복수의 트랜지스터를 포함하고,
스탠바이시에 오프되는 상기 트랜지스터의 소스 전극은 상기 내부 전원선 및 상기 스위칭 트랜지스터를 통해 상기 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 4) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 스위칭 트랜지스터 및 상기 회로 블록은 분산되어 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 5) 부기 4에 기재한 반도체 집적 회로에 있어서,
상기 스위칭 트랜지스터 및 상기 회로 블록은 간격을 두고 매트릭스형으로 배치되고,
상기 내부 전원선은 동시에 동작하는 상기 회로 블록의 수가 적은 방향으로 나란히 늘어서는 상기 회로 블록의 상기 전원 단자를 서로 접속하는 것을 특징으로 하는 반도체 집적 회로.
(부기 6) 부기 4에 기재한 반도체 집적 회로에 있어서,
상기 스위칭 트랜지스터 및 상기 회로 블록은 간격을 두고 매트릭스형으로 배치되고,
한 방향으로 나란히 늘어서는 상기 회로 블록은, 동시에 동작하며,
상기 한 방향의 직교 방향으로 나란히 늘어서는 상기 회로 블록의 복수는 다른 타이밍으로 동작하고,
상기 내부 전원선은 상기 직교 방향으로 나란히 늘어서는 상기 회로 블록의 상기 전원 단자를 서로 접속하고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 7) 부기 4에 기재한 반도체 집적 회로에 있어서,
간격을 두고 매트릭스형으로 배치되어, 워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이와,
상기 메모리 셀 어레이의 4 모서리에 인접하는 영역에 각각 배치된 상기 스위칭 트랜지스터 및 상기 각 메모리 셀 어레이를 각각 제어하는 어레이 제어 회로를 포함하는 상기 회로 블록과,
상기 워드선의 배선 방향 및 상기 비트선의 배선 방향 중 어느 쪽으로 나란히 늘어서는 상기 어레이 제어 회로의 전원 단자를 서로 접속하는 상기 내부 전원선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 8) 부기 7에 기재한 반도체 집적 회로에 있어서,
상기 내부 전원선에 의해 접속된 어레이 제어 회로는 상기 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
(부기 9) 부기 7에 기재한 반도체 집적 회로에 있어서,
상기 내부 전원선에 의해 접속된 상기 어레이 제어 회로는 상기 워드선을 선택하는 로우 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
(부기 10) 부기 7에 기재한 반도체 집적 회로에 있어서,
상기 내부 전원선에 의해 접속된 상기 어레이 제어 회로는 상기 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로 및 상기 워드선을 선택하는 로우 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
(부기 11) 부기 7에 기재한 반도체 집적 회로에 있어서,
상기 내부 전원선에 의해 접속된 상기 어레이 제어 회로는 독출 동작시에 동작하는 독출 제어 회로 및 기록 동작시에 동작하는 기록 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
(부기 12) 부기 4에 기재한 반도체 집적 회로에 있어서,
워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이를 갖추고,
상기 내부 전원선에 의해 접속된 상기 회로 블록은 독출 동작시에 동작하는 독출 제어 회로 및 기록 동작시에 동작하는 기록 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
(부기 13) 부기 4에 기재한 반도체 집적 회로에 있어서,
상기 내부 전원선에 의해 접속된 상기 회로 블록 사이에, 상기 회로 블록과 다른 타이밍으로 동작하는 별종의 회로 블록이 각각 배치되고,
상기 별종의 회로 블록의 전원선은 상기 내부 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 14) 부기 13에 기재힌 반도체 집적 회로에 있어서,
상기 별종의 회로 블록은 복수의 트랜지스터를 포함하고,
스탠바이시에 오프되는 상기 트랜지스터의 소스 전극은 상기 내부 전원선 및 상기 스위칭 트랜지스터를 통해 상기 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 15) 부기 13에 기재한 반도체 집적 회로에 있어서,
상기 별종의 회로 블록은 서로 다른 타이밍으로 동작하는 것을 특징으로 하는 반도체 집적 회로.
(부기 16) 부기 13에 기재한 반도체 집적 회로에 있어서,
워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이를 갖추고,
상기 내부 전원선에 의해 접속된 상기 회로 블록은 상기 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로이며,
상기 별종의 회로 블록은 상기 워드선을 선택하는 로우 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
부기 9의 반도체 집적 회로에서는, 워드선을 선택하는 로우 제어 회로(어레이 제어 회로)가, 내부 전원선에 의해 서로 접속되어 있다. 서로 다른 타이밍으로 동작하는 로우 제어 회로를 내부 전원선에 의해 서로 접속함으로써, 동작하는 로우제어 회로에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 로우 제어 회로당 전류 공급 능력을 높일 수 있다. 이 결과, 로우 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 로우 동작 시간을 단축할 수 있다.
부기 10의 반도체 집적 회로에서는, 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로 및 워드선을 선택하는 로우 제어 회로가, 내부 전원선에 의해 서로 접속되어 있다. 일반적으로, 반도체 메모리에 데이터를 기록 및 판독할 때, 우선 로우 제어 회로가 동작하고, 이 후 칼럼 제어 회로가 동작한다. 즉, 로우 제어 회로 및 칼럼 제어 회로는 서로 다른 타이밍으로 동작한다. 이 때문에, 동작하는 로우 제어 회로 또는 칼럼 제어 회로에 대한 스위칭 트랜지스터의 수를 많게 할 수 있다. 따라서, 로우 제어 회로 및 칼럼 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다.
부기 14의 반도체 집적 회로에서는, 별종의 회로 블록 내에서의 스탠바이시에 오프되는 트랜지스터의 소스 전극은 내부 전원선 및 스위칭 트랜지스터를 통해 전원선에 접속되어 있다. 스위칭 트랜지스터를 스탠바이 전류를 내리기 위해서 필요한 트랜지스터에만 접속하고, 다른 트랜지스터를 전원선에 직접 접속함으로써, 별종의 회로 블록을 보다 고속으로 동작할 수 있는 동시에, 스탠바이시에도 회로의 논리를 확정시킬 수 있다.
부기 15의 반도체 집적 회로에서는, 별종의 회로 블록은 서로 다른 타이밍으로 동작한다. 다른 타이밍으로 동작하는 별종의 회로 블록을 내부 전원선에 의해 서로 접속함으로써, 동작하는 별종의 회로 블록에 대한 스위칭 트랜지스터의 수를많게 할 수 있어, 회로 블록당 전류 공급 능력을 높게 할 수 있다. 이 결과, 별종의 회로 블록을 고속으로 동작할 수 있다.
제1항의 반도체 집적 회로에서는, 동작하는 회로 블록에 대한 스위칭 트랜지스터의 총 크기를 크게 할 수 있기 때문에, 회로 블록의 동작시에, 회로 블록에 접속되는 전원의 전원 저항(또는 접지 저항)을 내릴 수 있어, 종래에 비하여 회로 블록의 동작 속도를 향상시킬 수 있다. 회로 블록의 비동작시의 전류(스탠바이 전류)를 저감할 수 있다. 또, 스위칭 트랜지스터를 공유할 수 있기 때문에, 칩 크기를 작게 할 수 있다. 따라서, 스탠바이 전류를 증가시키지 않고서, 고속의 반도체 집적 회로를 구성할 수 있다.
제2항의 반도체 집적 회로에서는, 칩 크기의 증가를 최소한으로 억제하여, 서브 임계 누설 전류를 더욱 줄일 수 있다.
제3항의 반도체 집적 회로에서는, 회로 블록을 보다 고속으로 동작할 수 있다.
제4항의 반도체 집적 회로에서는, 칩 크기를 증가시키지 않고서, 동작 속도와 스탠바이 전류를 함께 만족할 수 있는 반도체 집적 회로를 구성할 수 있다.
제5항의 반도체 집적 회로에서는, 동작하는 회로 블록에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 회로 블록당 전류 공급 능력을 높게 할 수 있다. 이 결과, 회로 블록을 고속으로 동작할 수 있다.
제6항의 반도체 집적 회로에서는, 어레이 제어 회로를 고속으로 동작할 수있어, 반도체 메모리의 액세스 시간을 단축할 수 있다.
제7항의 반도체 집적 회로에서는, 칼럼 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 칼럼 동작 시간을 단축할 수 있다.
제8항의 반도체 집적 회로에서는, 독출 제어 회로 및 기록 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 독출 동작 시간 및 기록 동작 시간을 단축할 수 있다.
제9항의 반도체 집적 회로에서는, 동작하는 회로 블록에 대한 스위칭 트랜지스터의 수를 많게 할 수 있어, 회로 블록당 전류 공급 능력을 높게 할 수 있다. 이 결과, 회로 블록을 고속으로 동작할 수 있다.
제10항의 반도체 집적 회로에서는, 로우 제어 회로 및은 칼럼 제어 회로를 고속으로 동작할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다.

Claims (10)

  1. 복수의 회로 블록과,
    상기 회로 블록의 전원 단자를 각각 전원선에 접속하는 복수의 스위칭 트랜지스터와,
    다른 타이밍으로 동작하는 상기 회로 블록의 상기 전원 단자를 서로 접속하는 내부 전원선과,
    상기 내부 전원선에 접속된 상기 회로 블록의 적어도 어느 한 동작에 대응하여, 상기 내부 전원선에 접속된 상기 스위칭 트랜지스터를 동시에 온으로 하는 전원 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 스위칭 트랜지스터의 임계치 전압은 상기 회로 블록에 포함되는 트랜지스터의 임계치 전압보다 높은 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 회로 블록은 복수의 트랜지스터를 포함하고,
    스탠바이시에 오프되는 상기 트랜지스터의 소스 전극은 상기 내부 전원선 및 상기 스위칭 트랜지스터를 통해 상기 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 스위칭 트랜지스터 및 상기 회로 블록은 분산되어 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 스위칭 트랜지스터 및 상기 회로 블록은 간격을 두고 매트릭스형으로 배치되고,
    상기 내부 전원선은 동시에 동작하는 상기 회로 블록의 수가 적은 방향으로 나란히 늘어서는 상기 회로 블록의 상기 전원 단자를 서로 접속하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제4항에 있어서, 간격을 두고 매트릭스형으로 배치되어, 워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 4 모서리에 인접하는 영역에 각각 배치된 상기 스위칭 트랜지스터 및 상기 각 메모리 셀 어레이를 각각 제어하는 어레이 제어 회로를 포함하는 상기 회로 블록과,
    상기 워드선의 배선 방향 및 상기 비트선의 배선 방향 중 어느 쪽으로 나란히 늘어서는 상기 어레이 제어 회로의 전원 단자를 서로 접속하는 상기 내부 전원선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 내부 전원선에 의해 접속된 어레이 제어 회로는 상기 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
  8. 제4항에 있어서, 워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이를 구비하고,
    상기 내부 전원선에 의해 접속된 상기 회로 블록은 독출 동작시에 동작하는 독출 제어 회로 및 기록 동작시에 동작하는 기록 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
  9. 제4항에 있어서, 상기 내부 전원선에 의해 접속된 상기 회로 블록 사이에, 상기 회로 블록과 다른 타이밍으로 동작하는 별종의 회로 블록이 배치되고,
    상기 별종의 회로 블록의 전원선은 상기 내부 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서, 워드선 및 비트선에 접속된 메모리 셀을 갖는 복수의 메모리 셀 어레이를 구비하고,
    상기 내부 전원선에 의해 접속된 상기 회로 블록은 상기 비트선에 전달된 데이터를 입출력하는 칼럼 제어 회로이며,
    상기 별종의 회로 블록은 상기 워드선을 선택하는 로우 제어 회로인 것을 특징으로 하는 반도체 집적 회로.
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