KR100845797B1 - 서브 워드라인 드라이버 제어 회로 및 이를 이용한 반도체메모리 장치 - Google Patents

서브 워드라인 드라이버 제어 회로 및 이를 이용한 반도체메모리 장치 Download PDF

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Abstract

본 발명은 뱅크의 활성화 구간에서 펌핑 전압을 구동 전압으로서 인가시키는 제 1 스위칭부, 및 뱅크의 비활성화 구간에서 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 인가시키는 제 2 스위칭부를 구비하는 전압 인가 수단, 및 상기 구동 전압을 인가 받고 서브 워드라인 선택 신호를 드라이빙하여 서브 워드라인 신호를 생성하는 드라이빙 수단을 포함한다.
액티브 신호, 프리차지 신호, 서브 워드라인

Description

서브 워드라인 드라이버 제어 회로 및 이를 이용한 반도체 메모리 장치{Circuit for Controlling Sub-Word Line Driver and Semiconductor Memory Apparatus Using The Same}
도 1은 종래 기술에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 회로도,
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 블록도,
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 회로도,
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 블록도,
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 회로도,
도 6은 본 발명의 제 1 실시예 및 제 2 실시예의 타이밍도,
도 7은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도,
도 8은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 회로도,
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도,
도 10은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 드라이빙 수단 100, 200: 전압 인가 수단
301~304: 서브 워드라인 드라이버 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로에 관한 것이다.
반도체 메모리 장치는 하나의 메인 워드라인이 복수개의 서브 워드라인 중 하나를 선택적으로 활성화시킨다. 예를 들어 64개의 메인 워드라인이 있고, 하나의 메인 워드라인당 8개의 서브 워드라인이 존재한다. 이때, 하나의 메인 워드라인은 8개의 서브 워드라인 중 하나의 서브 워드라인을 활성화 시킨다.
하나의 서브 워드라인을 활성화시킬 경우 메인 워드라인 선택 신호와 서브 워드라인 선택 신호를 디코딩한다. 이때, 서브 워드라인을 제어하기 위해서는 메인 워드라인 선택 신호와 서브 워드라인 선택 신호, 및 서브 워드라인 신호가 필요하다. 서브 워드라인 신호는 서브 워드라인 선택 신호를 서브 워드라인 드라이버 제어 회로에 입력하여 생성한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 회로도이다.
서브 워드라인 드라이버 제어 회로는 구동 전압으로 펌핑 전압(VPP)을 인가 받고 입력 신호로서 서브 워드라인 선택 신호(FXB)를 입력 받아 서브 워드라인 신호(FX)를 생성한다.
상기 서브 워드라인 드라이버 제어 회로는 게이트단에 상기 서브 워드라인 선택 신호(FXB)를 입력 받고 소오스단에 상기 펌핑 전압(VPP)을 인가 받는 제 1 트랜지스터(P1), 게이트단에 상기 서브 워드라인 선택 신호(FXB)를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 1 트랜지스터(P1)의 드레인단이 연결된 제 2 트랜지스터(N1)를 포함하며, 상기 제 1 트랜지스터(P1)와 상기 제 2 트랜지스터(N1)가 연결된 노드에서 상기 서브 워드라인 신호(FX)를 생성한다.
상기 구조의 서브 워드라인 드라이버 제어 회로는 뱅크의 활성화 구간이 아닐 경우 상기 제 1 트랜지스터(P1)는 턴오프되고 상기 제 2 트랜지스터(N1)는 턴온된다. 이때, 상기 제 1 트랜지스터(P1)에 누설 전류가 흐르고 누설 전류는 상기 제 2 트랜지스터(N1)를 통하여 접지단(VSS)으로 흐른다. 이러한 누설 전류는 전류 소모량이 적은 반도체 메모리 장치를 설계함에 있어서 문제점이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 뱅크의 활성화 구간이 아닐 경우 누설 전류를 줄인 서브 워드라인 드라이버 제어 회로 및 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로는 서브 워드라인 선택 신호를 드라이빙하여 서브 워드라인 신호를 생성하는 드라이빙 수단, 및 뱅크의 활성화 구간만 상기 드라이빙 수단에 구동 전압을 인가하는 전압 인가 수단을 포함한다.
다른 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로는 뱅크의 활성화 구간에서 펌핑 전압을 구동 전압으로서 인가시키는 제 1 스위칭부, 및 뱅크의 비활성화 구간에서 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 인가시키는 제 2 스위칭부를 구비하는 전압 인가 수단, 및 상기 구동 전압을 인가 받고 서브 워드라인 선택 신호를 드라이빙하여 서브 워드라인 신호를 생성하는 드라이빙 수단을 포함한다.
본 발명에 따른 반도체 메모리 장치는 서브 워드라인 선택 신호를 입력 받아 서브 워드라인 신호를 생성하는 복수개의 서브 워드라인 드라이버 제어 회로, 및 뱅크가 활성화되었을 경우에만 상기 복수개의 서브 워드라인 드라이버 제어 회로에 구동 전압을 인가하는 전압 인가 수단을 포함한다.
다른 실시예에 따른 반도체 메모리 장치는 뱅크의 활성화 구간에서 펌핑 전압을 구동 전압으로서 인가시키는 제 1 스위칭부, 및 뱅크의 비활성화 구간에서 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 인가시키는 제 2 스위칭부를 구비하는 전압 인가 수단, 및 상기 구동 전압을 인가 받고 서브 워드라인 선택 신호를 입력 받아 서브 워드라인 신호를 생성하는 복수개의 서브 워드라인 드라이버 제어 회로를 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 블록도이다.
전압 인가 수단(100)은 뱅크의 활성화 구간동안 구동 전압(V_dr)를 출력한 다. 따라서 상기 전압 인가 수단(100)은 액티브 신호(ACT)에 응답하여 상기 구동 전압(V_dr)을 출력한다. 또한 상기 액티브 신호(ACT)와 그 위상이 반대인 프리 차지 신호를 입력으로 하여 뱅크의 활성화 구간동안 상기 구동 전압(V_dr)을 출력할 수도 있으나 설명은 상기 액티브 신호(ACT)로 한다.
드라이빙 수단(10)은 상기 구동 전압(V_dr)을 인가 받고 서브 워드라인 선택 신호(FXB)를 드라이빙하여 서브 워드라인 신호(FX)를 생성한다. 이때, 상기 서브 워드라인 선택 신호(FXB)와 상기 서브 워드라인 신호(FX)는 그 위상이 반대이며 펌핑 전압 레벨의 하이값을 갖고 접지 레벨의 로우값을 갖는다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 회로도이다.
전압 인가 수단(100)은 뱅크가 활성화되었을 경우에만 구동 전압(V_dr)을 출력한다.
상기 전압 인가 수단(100)은 액티브 신호(ACT)를 반전시키는 인버터(IV11), 및 상기 인버터(IV11)의 출력 신호에 응답하여 펌핑 전압(VPP)을 상기 구동 전압(V_dr)으로서 출력하는 스위칭부(110)를 포함한다.
상기 스위칭부(110)는 게이트단에 상기 인버터(IV11)의 출력 신호를 입력 받고 소오스단에 상기 펌핑 전압(VPP)을 인가 받으며 드레인단에서 상기 구동 전압(V_dr)이 출력되는 제 1 트랜지스터(P12)를 포함한다.
드라이빙 수단(10)은 서브 워드라인 선택 신호(FXB)를 드라이빙하여 위상이 반대인 서브 워드라인 신호(FX)를 생성한다.
상기 드라이빙 수단(10)은 게이트단에 상기 서브 워드라인 선택 신호(FXB)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 2 트랜지스터(P11), 및 게이트단에 상기 서브 워드라인 선택 신호(FXB)를 입력 받고 드레인단에 상기 제 2 트랜지스터(P11)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 3 트랜지스터(N11)를 포함한다. 이때, 상기 제 2 트랜지스터(P11)와 상기 제 3 트랜지스터(N11)가 연결된 노드에서 상기 서브 워드라인 신호(FX)가 출력된다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 블록도이다.
전압 인가 수단(200)은 뱅크가 활성화되었을 경우 뱅크가 비활성화되었을 경우보다 더 높은 전압 레벨의 구동 전압(V_dr)을 출력한다. 이때 제 1 실시예와는 다르게 액티브 신호(ACT)와 상기 액티브 신호(ACT)의 반대 위상의 프리 차지 신호(PCG)를 입력으로 한다.
드라이빙 수단(10)은 상기 구동 전압(V_dr)을 인가 받고 서브 워드라인 선택 신호(FXB)를 드라이빙하여 서브 워드라인 신호(FX)를 생성한다. 이때, 상기 서브 워드라인 선택 신호(FXB)와 상기 서브 워드라인 신호(FX)는 그 위상이 반대이며 펌핑 전압 레벨의 하이값을 갖고 접지 레벨의 로우값을 갖는다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로의 회로도이다.
전압 인가 수단(200)은 뱅크가 활성화되었을 경우 뱅크가 비활성화되었을 경우보다 더 높은 레벨의 구동 전압(V_dr)을 출력한다.
상기 전압 인가 수단(200)은 펌핑 전압(VPP)을 입력으로 하고 액티브 신호(ACT)에 응답하는 제 1 스위칭부(210), 및 상기 펌핑 전압(VPP)을 입력으로 하고 프리 차지 신호(PCG)에 응답하는 제 2 스위칭부(220)를 포함한다. 이때, 상기 전압 인가 수단(200)은 상기 액티브 신호(ACT)를 반전시키는 제 2 인버터(IV21), 및 상기 프리 차지 신호(PCG)를 반전시키는 제 3 인버터(IV22)를 더 포함한다.
상기 제 1 스위칭부(210)는 게이트단에 상기 제 2 인버터(IV21)의 출력 신호를 입력 받고 소오스단에 상기 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 제 1 스위칭부(210)의 출력단인 제 4 트랜지스터(P21)를 포함한다.
상기 제 2 스위칭부(220)는 게이트단에 상기 제 3 인버터(IV22)의 출력 신호를 입력 받고 소오스단에 상기 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 제 2 스위칭부(220)의 출력단인 제 5 트랜지스터(P22)를 포함한다. 이때, 상기 구동 전압(V_dr)은 상기 제 1 스위칭부(210)와 상기 제 2 스위칭부(220)의 출력단이 연결된 노드에서 출력된다. 상기 제 4 트랜지스터(P21)와 상기 제 5 트랜지스터(P22)는 서로 사이즈(size)가 다르다. 상기 제 4 트랜지스터(P21)는 100 마이크로 미터(mm)이상의 위스(width)를 갖는다. 상기 제 5 트랜지스터(P22)는 1 마이크로 미터(mm)이상의 랭스(length)를 갖는다. 따라서 상기 제 4 트랜지스터(P21)가 턴온되면 상기 제 5 트랜지스터(P22)보다 많은 양의 전류를 통과시키고 상기 제 5 트랜지스터(P22)가 턴온되면 상기 제 4 트랜지스터(P21)의 누설 전류보다 적은 양의 전류를 통과시킨다. 상기 제 4 트랜지스터(P21)와 상기 제 5 트랜지스터(P22)는 그 턴온 시점이 서로 다르다.
드라이빙 수단(10)은 서브 워드라인 선택 신호(FXB)를 드라이빙하여 위상이 반대인 서브 워드라인 신호(FX)를 생성한다.
상기 드라이빙 수단(10)은 게이트단에 상기 서브 워드라인 선택 신호(FXB)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 6 트랜지스터(P11), 및 게이트단에 상기 서브 워드라인 선택 신호(FXB)를 입력 받고 드레인단에 상기 제 6 트랜지스터(P11)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 7 트랜지스터(N11)를 포함한다. 이때, 상기 제 6 트랜지스터(P11)와 상기 제 7 트랜지스터(N11)가 연결된 노드에서 상기 서브 워드라인 신호(FX)가 출력된다.
도 6은 본 발명의 제 1 실시예 및 제 2 실시예의 타이밍도이다.
제 1 실시예에 따른 전압 인가 수단(100)은 뱅크의 활성화 구간동안만 펌핑 전압(VPP)을 구동 전압(V_dr)으로서 드라이빙 수단(10)에 인가한다. 또한 제 2 실시예에 따른 전압 인가 수단(200)은 뱅크의 활성화 구간동안에 뱅크의 비활성화 구간보다 더 높은 전압 레벨의 구동 전압(V_dr)을 드라이빙 수단(10)에 인가한다.
제 1 및 제 2 실시예에 따른 전압 인가 수단(100, 200)의 구동 전압(V_dr)을 인가 받는 상기 드라이빙 수단(10)이 서브 워드라인(SWL)을 활성화 시키는 타이밍을 도 6에 도시하였다.
이때, 상기 제 1 실시예에서는 전압 인가 수단(100)의 제 1 트랜지스터(P12)가 상기 액티브 신호(ACT)의 인에이블 구간에서 턴온되어 펌핑 전압(VPP)을 구동 전압(V_dr)으로서 출력한다.
한편 상기 제 2 실시예에서는 전압 인가 수단(200)의 제 4 트랜지스터(P21) 가 상기 액티브 신호(ACT)의 인에이블 구간에서 턴온된다. 또한 제 5 트랜지스터(P22)는 상기 프리 차지 신호(PCG)의 인에이블 구간에서 턴온된다.
상기 제 2 실시예의 전압 인가 수단(200)에서는 상기 제 1 실시예보다 상기 액티브 신호(ACT)의 인에이블 구간에서 상기 프리차지 신호(PCG)의 인에이블 구간보다 더 높은 레벨의 구동 전압(V_dr)을 상기 드라이빙 수단(10)에 인가할 수 있고 상기 액티브 신호(ACT)의 디스에이블 구간 즉, 상기 프리 차지 신호(PCG)의 인에이블 구간에서 상기 액티브 신호(ACT)의 인에이블 구간보다 더 낮은 레벨의 구동 전압(V_dr)을 상기 드라이빙 수단(10)에 인가한다. 따라서 상기 제 2 실시예는 상기 제 1 실시예에 비해 상기 드라이빙 수단(10)에 인가되는 전압 레벨을 조절할 수 있다는 것이 특징이다.
상기 제 1 실시예와 상기 제 2 실시예에 따른 서브 워드라인 신호(FX)에 의해 서브 워드라인은 뱅크의 활성화 구간동안 인에이블되는 것은 동일하다. 하지만 뱅크가 활성화 되지 않았을 경우 종래에 비해 누설 전류를 줄일 수 있다는 이점이 있다. 또한 뱅크가 활성화 되었을 경우 제 1 실시예에 비해 제 2 실시예는 더 높은 레벨의 구동 전압(V_dr)을 드라이빙 수단(10)에 인가함으로써 드라이빙 수단(10)의 드라이빙 능력을 높이는 이점이 있다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도이다.
전압 인가 수단(100)은 뱅크의 활성화 구간만 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)에 구동 전압(V_dr)을 인가한다.
상기 전압 인가 수단(100)은 액티브 신호(ACT)에 응답하여 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)에 구동 전압(V_dr)을 인가한다.
상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 상기 구동 전압(V_dr)을 인가 받아 각각 제 1 내지 제 4 서브 워드라인 선택 신호(FXB1, FXB2, FXB3, FXB4)를 드라이빙하여 제 1 내지 제 4 서브 워드라인 신호(FX1, FX2, FX3, FX4)를 출력한다. 이때, 상기 제 1 내지 제 4 서브 워드라인 선택 신호(FXB1, FXB2, FXB3, FXB4)는 4개중 하나의 서브 워드라인 선택 신호만이 활성화된다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 회로도이다.
전압 인가 수단(100)은 액티브 신호(ACT)를 입력으로 하여 뱅크의 활성화 구간만 구동 전압(V_dr)을 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)에 인가한다.
상기 전압 인가 수단(100)은 상기 액티브 신호(ACT)를 반전시켜 출력하는 인버터(IV11), 상기 인버터(IV11)의 출력 신호에 응답하여 펌핑 전압(VPP)을 출력하는 스위칭부(110)를 포함한다.
상기 스위칭부(110)는 게이트단에 상기 인버터(IV11)의 출력 신호를 입력 받고 소오스단에 상기 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 구동 전압(V_dr)을 출력하는 제 1 트랜지스터(P12)를 포함한다.
상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 각각 상기 구동 전압(V_dr)을 인가 받는다. 또한 상기 제 1 서브 워드라인 드라이버 제어 회로(301)는 제 1 서브 워드라인 선택 신호(FXB1)를 드라이빙하여 제 1 서브 워드라인 신호(FX1)를 생성한다. 상기 제 2 서브 워드라인 드라이버 제어 회로(302)는 제 2 서브 워드라인 선택 신호(FXB2)를 드라이빙하여 제 2 서브 워드라인 신호(FX2)를 생성한다. 상기 제 3 서브 워드라인 드라이버 제어 회로(303)는 제 3 서브 워드라인 선택 신호(FXB3)를 드라이빙하여 제 3 서브 워드라인 신호(FX3)를 생성한다. 상기 제 4 서브 워드라인 드라이버 제어 회로(304)는 제 4 서브 워드라인 선택 신호(FXB4)를 드라이빙하여 제 4 서브 워드라인 신호(FX4)를 생성한다.
상기 제 1 서브 워드라인 드라이버 제어 회로(301)는 게이트단에 상기 제 1 서브 워드라인 선택 신호(FXB1)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 2 트랜지스터(P31), 및 게이트단에 상기 제 1 서브 워드라인 선택 신호(FXB1)를 입력 받고 드레인단에 상기 제 2 트랜지스터(P31)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 3 트랜지스터(N31)를 포함한다. 이때, 상기 제 1 서브 워드라인 드라이버 제어 회로(301)는 상기 제 2 트랜지스터(P31)와 상기 제 3 트랜지스터(N31)가 연결된 노드에서 상기 제 1 서브 워드라인 신호(FX1)를 출력한다.
상기 제 2 서브 워드라인 드라이버 제어 회로(302)는 게이트단에 상기 제 2 서브 워드라인 선택 신호(FXB2)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 4 트랜지스터(P32), 및 게이트단에 상기 제 2 서브 워드라인 선택 신호(FXB2)를 입력 받고 드레인단에 상기 제 4 트랜지스터(P32)의 드레인단이 연결되 며 소오스단에 접지단(VSS)이 연결된 제 5 트랜지스터(N32)를 포함한다. 이때, 상기 제 2 서브 워드라인 드라이버 제어 회로(302)는 상기 제 4 트랜지스터(P32)와 상기 제 5 트랜지스터(N32)가 연결된 노드에서 상기 제 2 서브 워드라인 신호(FX2)를 출력한다.
상기 제 3 서브 워드라인 드라이버 제어 회로(303)는 게이트단에 상기 제 3 서브 워드라인 선택 신호(FXB3)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 6 트랜지스터(P33), 및 게이트단에 상기 제 3 서브 워드라인 선택 신호(FXB3)를 입력 받고 드레인단에 상기 제 6 트랜지스터(P33)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 7 트랜지스터(N33)를 포함한다. 이때, 상기 제 3 서브 워드라인 드라이버 제어 회로(303)는 상기 제 6 트랜지스터(P33)와 상기 제 7 트랜지스터(N33)가 연결된 노드에서 상기 제 3 서브 워드라인 신호(FX3)를 출력한다.
상기 제 4 서브 워드라인 드라이버 제어 회로(304)는 게이트단에 상기 제 4 서브 워드라인 선택 신호(FXB4)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 8 트랜지스터(P34), 및 게이트단에 상기 제 4 서브 워드라인 선택 신호(FXB4)를 입력 받고 드레인단에 상기 제 8 트랜지스터(P34)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 9 트랜지스터(N34)를 포함한다. 이때, 상기 제 4 서브 워드라인 드라이버 제어 회로(304)는 상기 제 8 트랜지스터(P34)와 상기 제 9 트랜지스터(N34)가 연결된 노드에서 상기 제 4 서브 워드라인 신호(FX4)를 출력한다.
결국, 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 모두 상기 액티브 신호(ACT)가 활성화되었을 경우에만 상기 구동 전압(V_dr)을 인가 받으며 상기 구동 전압(V_dr)이 인가될 시에 상기 제 1 내지 제 4 서브 워드라인 선택 신호(FXB1, FXB2, FXB3, FXB3, FXB4) 중 어느 하나의 신호가 활성화되면 해당하는 서브 워드라인 신호(FX<i>)가 활성화된다.
따라서 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 상기 구동 전압(V_dr)을 뱅크가 활성화되어 있을 경우에만 인가 받으므로 서브 워드라인 드라이버 제어 회로의 피모스 트랜지스터는 뱅크가 활성화되지 않았을 경우에 누설 전류를 흘리지 않는다. 결국, 본 발명에 따른 반도체 메모리 장치는 뱅크가 활성화되지 않았을 경우 상기 서브 워드라인 드라이버 제어 회로의 피모스 트랜지스터의 누설 전류가 엔모스 트랜지스터를 통하여 접지단(VSS)으로 흐르는 것을 막을 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도이다.
전압 인가 수단(100)은 뱅크의 활성화 구간 동안 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)에 뱅크가 활성화되지 않았을 경우보다 더 높은 레벨의 구동 전압(V_dr)을 인가한다.
상기 전압 인가 수단(100)은 액티브 신호(ACT)에 응답하여 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)에 구동 전압(V_dr)을 인가하며, 또한 프리 차지 신호(PCG)에 응답하여 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)에 상기 구동 전류(V_dr)를 인가한다. 이때, 상기 전압 인가 수단(200)은 상기 액티브 신호(ACT)가 활성화되었을 경우 상기 프리차지 신호(PCG)가 활성화되었을 경우보다 더 높은 레벨의 상기 구동 전압(V_dr)을 인가한다.
상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 상기 구동 전압(V_dr)을 인가 받아 각각 제 1 내지 제 4 서브 워드라인 선택 신호(FXB1, FXB2, FXB3, FXB4)를 드라이빙하여 제 1 내지 제 4 서브 워드라인 신호(FX1, FX2, FX3, FX4)를 출력한다. 이때, 상기 제 1 내지 제 4 서브 워드라인 선택 신호(FXB1, FXB2, FXB3, FXB4)는 4개중 하나의 서브 워드라인 선택 신호만이 활성화된다.
도 10은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 회로도이다.
전압 인가 수단(200)은 액티브 신호(ACT)에 응답하여 펌핑 전압(VPP)을 구동 전압(V_dr)으로서 출력하는 제 1 스위칭부(210), 및 프리 차지 신호(PCG)에 응답하여 상기 펌핑 전압(VPP)을 상기 구동 전압(V_dr)으로서 출력하는 제 2 스위칭부(220)를 포함한다. 이때, 상기 제 1 스위칭부(210)는 상기 액티브 신호(ACT)를 반전시키는 제 1 인버터(IV21)의 출력 신호를 입력 받고 상기 제 2 스위칭부(220)는 상기 프리차지 신호(PCG)를 반전시키는 제 2 인버터(IV22)의 출력 신호를 입력 받는다.
상기 제 1 스위칭부(210)는 게이트단에 상기 제 1 인버터(IV21)의 출력 신호를 입력 받고 소오스단에 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 구동 전압(V_dr)을 출력하는 제 1 트랜지스터(P21)를 포함한다.
상기 제 2 스위칭부(220)는 게이트단에 상기 제 2 인버터(IV22)의 출력 신호를 입력 받고 소오스단에 상기 펌핑 전압(VPP)을 인가 받으며 드레인단이 상기 구동 전압(V_dr)을 출력하는 제 2 트랜지스터(P22)를 포함한다. 이때, 상기 제 1 트랜지스터(P21)의 사이즈는 100 마이크로 미터(mm)이상의 위스(width)를 가져 상기 제 1 트랜지스터(P21)가 턴온되었을 경우 상기 펌핑 전압(VPP)이 상기 구동 전압(V_dr)으로서 출력된다. 한편, 상기 제 2 트랜지스터(P22)의 사이즈는 1 마이크로 미터(mm)이상의 랭스(length)를 가져 상기 제 2 트랜지스터(P22)가 턴온되었을 경우 상기 펌핑 전압(VPP)이 레벨 강하되어 상기 구동 전압(V_dr)으로서 출력된다.
제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 각각 상기 구동 전압(V_dr)을 인가 받는다. 또한 상기 제 1 서브 워드라인 드라이버 제어 회로(301)는 제 1 서브 워드라인 선택 신호(FXB1)를 드라이빙하여 제 1 서브 워드라인 신호(FX1)를 생성한다. 상기 제 2 서브 워드라인 드라이버 제어 회로(302)는 제 2 서브 워드라인 선택 신호(FXB2)를 드라이빙하여 제 2 서브 워드라인 신호(FX2)를 생성한다. 상기 제 3 서브 워드라인 드라이버 제어 회로(303)는 제 3 서브 워드라인 선택 신호(FXB3)를 드라이빙하여 제 3 서브 워드라인 신호(FX3)를 생성한다. 상기 제 4 서브 워드라인 드라이버 제어 회로(304)는 제 4 서브 워드라인 선택 신호(FXB4)를 드라이빙하여 제 4 서브 워드라인 신호(FX4)를 생성한다.
상기 제 1 서브 워드라인 드라이버 제어 회로(301)는 게이트단에 상기 제 1 서브 워드라인 선택 신호(FXB1)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 3 트랜지스터(P31), 및 게이트단에 상기 제 1 서브 워드라인 선택 신 호(FXB1)를 입력 받고 드레인단에 상기 제 3 트랜지스터(P31)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 4 트랜지스터(N31)를 포함한다. 이때, 상기 제 1 서브 워드라인 드라이버 제어 회로(301)는 상기 제 3 트랜지스터(P31)와 상기 제 4 트랜지스터(N31)가 연결된 노드에서 상기 제 1 서브 워드라인 신호(FX1)를 출력한다.
상기 제 2 서브 워드라인 드라이버 제어 회로(302)는 게이트단에 상기 제 2 서브 워드라인 선택 신호(FXB2)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 5 트랜지스터(P32), 및 게이트단에 상기 제 2 서브 워드라인 선택 신호(FXB2)를 입력 받고 드레인단에 상기 제 5 트랜지스터(P32)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 6 트랜지스터(N32)를 포함한다. 이때, 상기 제 2 서브 워드라인 드라이버 제어 회로(302)는 상기 제 5 트랜지스터(P32)와 상기 제 6 트랜지스터(N32)가 연결된 노드에서 상기 제 2 서브 워드라인 신호(FX2)를 출력한다.
상기 제 3 서브 워드라인 드라이버 제어 회로(303)는 게이트단에 상기 제 3 서브 워드라인 선택 신호(FXB3)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 7 트랜지스터(P33), 및 게이트단에 상기 제 3 서브 워드라인 선택 신호(FXB3)를 입력 받고 드레인단에 상기 제 7 트랜지스터(P33)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 8 트랜지스터(N33)를 포함한다. 이때, 상기 제 3 서브 워드라인 드라이버 제어 회로(303)는 상기 제 7 트랜지스터(P33)와 상기 제 8 트랜지스터(N33)가 연결된 노드에서 상기 제 3 서브 워드라인 신호(FX3) 를 출력한다.
상기 제 4 서브 워드라인 드라이버 제어 회로(304)는 게이트단에 상기 제 4 서브 워드라인 선택 신호(FXB4)를 입력 받고 소오스단에 상기 구동 전압(V_dr)을 인가 받는 제 9 트랜지스터(P34), 및 게이트단에 상기 제 4 서브 워드라인 선택 신호(FXB4)를 입력 받고 드레인단에 상기 제 9 트랜지스터(P34)의 드레인단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 10 트랜지스터(N34)를 포함한다. 이때, 상기 제 4 서브 워드라인 드라이버 제어 회로(304)는 상기 제 9 트랜지스터(P34)와 상기 제 10 트랜지스터(N34)가 연결된 노드에서 상기 제 4 서브 워드라인 신호(FX4)를 출력한다.
결국, 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)는 모두 상기 액티브 신호(ACT)가 활성화되었을 경우에 상기 프리차지 신호(PCG)가 활성화되었을 경우보다 더 높은 전압 레벨의 상기 구동 전압(V_dr)을 인가 받는다. 한편, 상기 프리차지 신호(PCG)가 활성되었을 경우에는 상기 제 1 내지 제 4 서브 워드라인 드라이버 제어 회로(301, 302, 303, 304)의 각 피모드 트랜지스터 즉, 상기 제 3 트랜지스터(P31), 상기 제 5 트랜지스터(P32), 상기 제 7 트랜지스터(P33), 상기 제 9 트랜지스터(P34)가 모두 누설 전류를 흐르지 않을 정도의 전압을 상기 구동 전압(V_dr)으로서 인가 받는다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 뱅크가 활성화되었을 경우 서브 워드라인 드라이버 제어 회로의 드라이빙 능력을 높이기 위해 높은 레벨의 구동 전압을 인가하도록 전압 인가 수단(100)을 설계하면 스위칭부(110)의 트랜 지스터가 누설 전류를 많이 흘리게 되고, 스위칭부(110)가 누설 전류를 흐르게 하지 않기 위해 전압 인가 수단(100)을 설계하면 서브 워드라인 드라이버 제어 회로의 드라이빙 능력이 낮아지게 된다.
따라서, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 뱅크가 활성화되었을 경우 서브 워드라인 드라이버 제어 회로의 드라이빙 능력을 높이기 위해 100 마이크로 미터(mm) 이상의 위스(width)를 갖는 트랜지스터와 뱅크의 비활성화시 트랜지스터의 누설 전류를 최대한 막기위해 1 마이크로 미터(mm) 이상의 랭스(length)를 갖는 트랜지스터를 사용하여 전압 인가 수단(200)을 설계한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 서브 워드라인 드라이버 제어 회로 및 이를 이용한 반도체 메모리 장치는 뱅크의 활성화 구간이 아닐 경우 누설 전류를 줄임으로써 반도체 메모리 장치의 전류 소모량을 줄이는 효과가 있다.

Claims (20)

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  8. 뱅크의 활성화 구간에서 펌핑 전압을 구동 전압으로서 인가시키는 제 1 스위칭부, 및 뱅크의 비활성화 구간에서 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 인가시키는 제 2 스위칭부를 구비하는 전압 인가 수단; 및
    상기 구동 전압을 인가 받고 서브 워드라인 선택 신호를 드라이빙하여 서브 워드라인 신호를 생성하는 드라이빙 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로.
  9. 제 8 항에 있어서,
    상기 전압 인가 수단은
    액티브 신호에 응답하여 상기 펌핑 전압을 상기 구동 전압으로서 출력하고, 프리차지 신호에 응답하여 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로.
  10. 제 9 항에 있어서,
    상기 제 1 스위칭부는
    상기 펌핑 전압을 인가 받고 상기 액티브 신호에 응답하여 턴온과 턴오프가 결정되고,
    상기 제 2 스위칭부는
    상기 펌핑 전압을 인가 받고 상기 프리차지 신호에 응답하여 턴온과 턴오프가 결정되며, 상기 제 1 스위칭부와 상기 제 2 스위칭부의 출력단이 연결된 노드에서 상기 구동 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 1 스위칭부는
    게이트단에 반전된 상기 액티브 신호를 입력 받고 소오스단에 상기 펌핑 전압을 인가 받으며 드레인단이 상기 제 1 스위칭부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로.
  12. 제 10 항에 있어서,
    상기 제 2 스위칭부는
    게이트단에 반전된 상기 프리차지 신호를 입력 받고 소오스단에 상기 펌핑 전압을 인가 받으며 드레인단이 상기 제 2 스위칭부의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 스위칭부의 트랜지스터는 상기 제 2 스위칭부의 트랜지스터보다 사이즈(size)가 큰 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버 제어 회로.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 뱅크의 활성화 구간에서 펌핑 전압을 구동 전압으로서 인가시키는 제 1 스위칭부, 및 뱅크의 비활성화 구간에서 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 인가시키는 제 2 스위칭부를 구비하는 전압 인가 수단; 및
    상기 구동 전압을 인가 받고 서브 워드라인 선택 신호를 입력 받아 서브 워드라인 신호를 생성하는 복수개의 서브 워드라인 드라이버 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 스위칭부는 액티브 신호에 응답하여 상기 펌핑 전압을 상기 구동 전압으로서 출력하고,
    상기 제 2 스위칭부는 프리차지 신호에 응답하여 상기 펌핑 전압을 강하시켜 상기 구동 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 스위칭부와 상기 제 2 스위칭부는 트랜지스터이며,
    상기 제 1 스위칭부가 턴온되면 상기 제 2 스위칭부는 턴오프되고,
    상기 제 1 스위칭부가 턴오프되면 상기 제 2 스위칭부는 턴온되며,
    상기 제 1 스위칭부의 트랜지스터는 상기 제 2 스위칭부의 트랜지스터의 사이즈(size)보다 큰 것을 특징으로 하는 반도체 메모리 장치.
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JPH08321763A (ja) * 1995-05-26 1996-12-03 Nippon Telegr & Teleph Corp <Ntt> 電力制御機能を有する論理回路
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