KR0150750B1 - 대기상태의 전력 소모를 감소시키기 위한 반도체 장치 - Google Patents

대기상태의 전력 소모를 감소시키기 위한 반도체 장치

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KR0150750B1
KR0150750B1 KR1019950012617A KR19950012617A KR0150750B1 KR 0150750 B1 KR0150750 B1 KR 0150750B1 KR 1019950012617 A KR1019950012617 A KR 1019950012617A KR 19950012617 A KR19950012617 A KR 19950012617A KR 0150750 B1 KR0150750 B1 KR 0150750B1
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Abstract

본 발명은 반도체 장치의 모든 내부회로에 소정의 공급전압을 제공하는 공급전원선과, 상기 내부회로에 접지전압을 제공하는 접지전원선을 구비하는 반도체 장치에 있어서, 상기 내부회로에서 대기상태와 활성화 상태가 동일한 타이밍을 갖는 회로들로 설정된 하위회로블럭과 상기 공급전원선 또는 상기 접지전원선 사이의 적어도 어느한 것에 형성되어, 상기 하위회로블럭이 대기상태일 때 '턴-오프'되면서 기판전압의 조절에 의해 문턱전압이 상승되어 서브쓰레스홀드 전류가 감소되는 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 대기상태의 전력 소모를 감소시키기 위한 반도체 장치에 관한 것으로, 대기상태에서 활성화 상태로의 전환이 빠르면서도 대기상태의 서브쓰레스홀드 전류를 감소시켜 전력 소모를 줄여줌으로, 저전력 소모가 요구되는 휴대용 전자제품에 사용되는 초고집적 메모리 소자나 논리소자의 신뢰성을 향상시키는 효과가 있다.

Description

대기상태의 전력 소모를 감소시키기 위한 반도체 장치.
제1도는 종래의 반도체 장치의 구성 개념도.
제2도는 본 발명의 일실시예에 따른 반도체 장치의 구성 개념도.
제3도는 제2도의 제어신호의 타이밍도.
제4도는 본 발명의 다른 실시예에 따른 반도체 장치의 구성 개념도.
제5a도 및 제5b도는 본 발명의 반도체 장치를 구현하기 위한 트리플 웰 구조를 나타내는 개념도.
* 도면의 주요부분에 대한 부호의 설명
B0 : 전체 회로블럭(Circuit Block)
B1,B2...Bm: 전체회로블럭에서 대기(Standby) 상태와 활성화(Active) 상태 가 동일한 회로들로 나누어진 m개 하위 회로블럭
X : 전체 회로블럭의 입력 Y : 전체 회로블럭의 출력
Xi : i번째 하위회로블럭(Bi)의 입력 Yi : i번째 하위회로블럭(Bi)의 출력
L0 : 글로벌 접지전원선 L100 : 글로벌 공급전원선
Lai : i번째 하위회로블럭(Bi)의 하위공급전원선
Lbi : i번째 하위회로블럭(Bi)의 하위접지전원선
MPi,MNi : i번째 스위칭 트랜지스터
본 발명은 대기(standby) 상태의 서브쓰레스홀드(Subthreshold) 전류에 의해 소모되는 전력을 감소시키기 위한 반도체 장치에 관한 것으로, 롱 채널(Long Channel) 트랜지스터에 비해 컷오프(Cutoff)특성이 열화된서브마이크론 모스 트랜지스터(Deep Submicrom MOS Transistor)를 사용하는 기가비트(Gigabit)급 메모리나 논리소자에 적용되어, 대기상태의 전류(standby current)를 현저하게 줄임으로써 대기 상태의 전력 소모를 감소시키기 위한 반도체 장치에 관한 것이다.
제1도는 종래의 메모리 또는 논리소자의 회로 구성 개념도로서, 종래에는 글로벌 공급전원선(Global Power Line, L100)과 글로벌 접지전원선(L0)을 직접 회로블럭(B0)에 연결하여 사용하고 있기 때문에,서브 마이크론 모스 트랜지스터(Deep Submicron MOS Transistor)를 사용하는 경우, '컷오프'상태에서도 서브쓰레스홀드전류가 많이 흐르게 되어 대기상태의 전력소모가 크게 증가하는 문제점이 발생한다.
상기와 같은 문제점은 근본적으로 모스 트랜지스터의 크기가 축소(Scaled-Down)됨에 따라 문턱전압이 작아지게 되어 트랜지스터의 쓰레스홀드 영역인 ｜VGSVT｜에서도 서브쓰레스홀드전류가 증가하기 때문에 발생한다. 따라서,서브마이크론 모스 트랜지스터(Deep Submicron MOS Transistor)를 사용하여 회로를 구성하는 기가비트급 메모리나 논리소자에서 대기상태의 전력소모가 매우 심각하게 문제점으로 대두되게 된다.
따라서, 대기상태의 전력소모를 방지하기 위한 몇가지 회로 기술이 발표되었는데, 그 중에서 하나는 일본의 히다찌(Hitachi)에서 발표한 Switched-Source Impedance CMOS Circuit 회로기술이 가장 대표적이다(LEEE JOURNAL OF SOLID STATE CIRCUITS, VOL. 28, 11, NOVEMBER 1993), 그러나, 히다찌 사의 회로 기술은 대기상태의 서브쓰레스홀드 전류를 현저하게 감소시킬 수 있으나, 회로의 지연을 증가시킬 뿐만 아니라, 대기 상태에서 활성화 상태로의 전환이 느려 전체 회로의 성능을 감소시키는 문제점이 있다.
상기 종래 문제점을 해결하기 위하여 안출된 본 발명은 대기상태에서 활성화 상태로의 전환이 빠르면서도 대기 상태의 서브쓰레스홀드 전류를 감소시켜 전력소모를 줄여 주는 반도체 장치를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치의 모든 내부회로에 소정의 공급전압을 제공하는 공급전원선과, 상기 내부회로에 접지 전압을 제공하는 접지전원선을 구비하는 반도체 장치에 있어서, 상기 내부회로에서 대기상태와 활성화 상태가 동일한 타이밍을 갖는 회로들로 설정된 하위회로블럭과 상기 공급전원선 또는 상기 접지전원선 사이의 적어도 어느한 곳에 형성되어, 상기 하위회로블럭이 대기상태일 때 '턴-오프'되면서 기판전압의 조절에 의해 문턱전압이 상승되어 서브쓰레스홀드 전류가 감소되는 제1모스트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 내지 제5b도를 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명의 일실시예에 따른 반도체 장치의 구성 개념도로서, 글로벌 공급전원선(L100)과 글로벌 접지전원선(L0)을 회로블럭에 직접 연결하지 않고, 대기상태와 활성화 상태가 같은 회로들로 전체 회로블럭을 다수개(m)의 하위회로블럭(Bi)으로 나눈 다음, 각각의 하위회로블럭(Bi)에 대한 부분적인(Local) 하위공급전원선(Lai)과 부분적인 하위 접지전원선(Lbi)을 각각 스위칭 수단인 P채널 모스트랜지스터(PMOS,MPi)와 N채널 모스트랜지스터(NMOS,MNi)가 형성된 각각의 N-웰(Well)과 P-웰은 메모리 또는 논리소자를 구성하는 다른 모스트랜지스터가 형성된 웰과 분리되도록 구현한다.
그리고, 제3도는 제2도의 제어신호의 타이밍(Timing)도로서, 도면에 도시된 바와 같이, PMOS(MPi)의 게이트에 입력되는 신호(ψPi)는 그에 연결된 하위회로블럭(Bi)이 대기 상태일 때 논리레벨 '하이(high)'를, 활성화 상태일 때 논리레벨 '로우(low)'를 갖는다. 반면에 NMOS(MNi)의 게이트에 입력되는 신호(ψNi)는 그에 연결된 하위호로블럭(Bi)이 대기상태일 때 논리레벨 '로우'를, 활성화 상태일 때 논리레벨 '하이'를 갖는다.
따라서, 하위회로블럭(Bi)이 활성화 상태에서 대기상태로 되면, 제어신호(ψPi,ψNi)에 의해 PMOS(MOi)와 NMOS(MNi)가 각각 '오프'됨으로써, 하위공급전원선(Lai)과 하위접지전원(Lbi)은 글로벌 공급전원선(L100)과 글로벌 접지전원(L0)으로부터 분리되어, PMOS(MPi)와 NMOS(MNi)를 통해 흐르는 서브쓰레스홀드 전류에 의해서 대기상태의 전력소모가 결정된다.
또한, 제3도에 도시된 바와 같이 PMOS(MPi)가 형성된 N-웰(Well)의 전압(VNWi)은 활성화 상태일 때의 전압(VNW-AC)보다 대기상태일때의 전압(VNW-SB)이 소정값 만큼 증가하고, NMOS(MNi)가 형성된 P-웰의 전압((VPWi)은 활성화 상태일 때의 전압(VPW-AC) 보다 대기상태일때의 전압(VPW-SB)이 소정값만큼 감소하여, 바디 효과(body effect)에 의해 PMOS(MPi)와 NMOS(MNi)의 각 문턱전압의 크기가 증가하도록 한다.
따라서, 대기상태의 PMOS(MPi)와 NMOS(MNi)의 서브쓰레스홀드 전류가 현저하게 감소하여 전력소모가 줄게 된다.
한편, 대기상태에서 활성화 상태로 전환되면, 제어신호(ψPi)는 '하이'에서 '로우'로, 제어신호(ψNi)는 '로우'에서 '하이'가 되고, 동시에 VNWi는 VNW-SB에서 VNW-AC로 전압이 감소하고, VPWi는 VPW-SB에서 VPW-AC로 전압이 증가하여 PMOS(MPi)와 NMOS(MNi)의 각 문턱전압의 크기가 작아지게 됨으로서 빠르게 활성화 상태가 된다.
즉, PMOS(MPi)와 NMOS(MNi) 각각의 웰 전압을 대기상태와 활성화 상태에서 다르게 함으로서, 대기상태에서는 문턱전압의 크기를 증가시켜 쓰레스홀드 전류가 감소되도록 하고, 활성화 상태에서는 문턱전압의 크기를 감소시켜 대기상태에서 활성화 상태로의 전환이 빠르게 수행됨과 동시에 HPMOS(MPi)와 NMOS(MNi)의 전류구동 능력을 증가시킨다.
그리고, 상기 제2도에서 글로벌 공급전원선(L100) 및 글로벌 접지전원(L0)중에서 어느 한쪽은 회로블럭에 직접 연결하여 사용하고, 어느 한쪽은 하위전원선을 이용한 계층적 구조로 사용할 수 있다.
한편, 일반적으로 다이나믹 램(DRAM)과 같은 메모리 소자는 대부분 내부 노드(Node)의 로직레벨('로우' 또는 '하이')이 대기상태에서 일정하게 정해진다.
이와 같이 대기상태에서 대부분 노드의 로직레벨이 일정하게 정해지는 경우, 더 효율적으로 서브쓰레스홀드 전류를 감소시킬 수 있다.
제4도는 대기상태에서 각 노드의 로직레벨이 정해진 내부회로에 대한 전원선의 연결방법을 도시한 것으로, 일예로 도시한 회로블럭은 3개의 인버터가 직렬로 연결된 회로로서, 대기상태에서 각각의 인버터 입력단 노드 n1은 '하이' n2는 '로우', n3은 '하이', n4는 '로우'를 유지한다고 가정하면, PMOS(Mpa), NMOS(MNb), PMOS(MPc)의 서브쓰레스홀드 전류는 하위공급전원선(Lai)의 전압을 낮아지게 하고, 하위접지전원(Lbi)의 전압은 높아지게 하는 주요 원인이 된다.
이때, 제4도와 같이 서브쓰레스홀드 전류의 경로가 되는 트랜지스터는 하위공급전원선(Lai) 또는 하위접지전원(Lbi)에 연결하고, 나머지 트랜지스터는 글로벌 공급전원선(L100) 또는 글로벌 접지전원(L0)에 연결하면, 서브쓰레스홀드 전류의 경로가 되는 트랜지스터(Mpa, MNb, MPc)의 게이트-소오스 사이에 역(Reverse) 전압이 걸리게 되어 서브쓰레스홀드 전류가 현저하게 감소한다. 참고적으로, 모스트랜지스터의 서브쓰레스홀드 전류는 게이트-소오스 사이에 역 전압이 가해질수록 급격하게 감소한다.
하위공급전원선(Lai)의 전압은 서브쓰레스홀드 전류에 의하여 글로벌공급전원선(L100)의 전압에 비해 약간 낮아지고(△V DD ), 반대로 하위접지전원(Lbi)의 전압은 글로벌접지전원(L0)의 전압에 비해 약간 높아진다(△V SS ).
따라서, 트랜지스터 MPa, MPc의 게이트와 소오스△V DD 만큼의 역바이어스가 걸리고, 트랜지스터 MNb의 게이트와 소오스 사이에는△V SS 만큼의 역바이어스가 걸리게 된다.
제5a도와 제5b도는 본 발명을 구현하기 위한 트리플(Triple) 웰의 구조를 나타내는 개념도이다.
글로벌 공급전원선 및 글로벌 접지전원선과 각각의 하위공급전원선 및 하위접지전원선 사이에서 스위치 역할을 하는 PMOS(MPi)와 NMOS(MNi)의 기판 전압은 각각 내부회로를 구성하는 다른 트랜지스터의 기판 전압과 분리되어야 하므로, 독립적인 웰에 각각 형성하여야 한다.
즉, 스위치 역할을 하는 PMOS(MPi)와 NMOS(MNi)를 각각의 독립적인 웰에 형성하여 웰 전압(기판 전압)을 자유롭게 조절하기 위해서는 트리플 웰 구조가 적합하다.
제5a도는 P-형(type) 기판(10)위에 서로 독립된 제1B-웰(1) 및 제2 N-웰(2)과 상기 제1 N-웰(1) 및 제2 N-웰(2)과 독립된 제1P-웰(3), 그리고 상기 제1 N-웰(1) 내부에 형성되는 제2 P-웰(4)을 갖는 트리플 웰 구조를 나타낸다.
글로벌 공급전원선과 하위공급전원선 사이에서 스위치 역할을 하는 PMOS(MPi)는 독립된 상기 제2 N-웰(2)에 형성되며, 글로벌 접지전원선과 하위접지전원선 사이에서 스위치 역할을 하는 NMOS(MNi)는 제2 P-웰(4)에 형성한다.
따라서, 웰전압 VNWi와 VPWi 가 변하여도 회로를 구성하고 있는 다른 트랜지스터에는 영향을 미치지 않는다.
제5b도는 다른 실시예에 따른 웰 구조를 나타내는 것으로, N-형 기판(20)위에 서로 독립된 제1 P-웰(11) 및 제2 P-웰(12)과 상기 제1 P-웰(11) 및 제2 P-웰(12)과 독립된 제1 N-웰(13), 그리고 상기 제1 P-웰(11) 내부에 형성되는 제2 N-웰(14)을 갖는 트리플 웰구조를 나타낸다.
글로벌 공급전원선과 하위공급전원선 사이에서 스위치 역할을 하는 PMOS(MPi)는 독립된 상기 제2 N-웰(14)에 형성되며, 글로벌 접지전원선과 하위접지전원선 사이에서 스위치 역할을 하는 NMOS(MNi)는 상기 제2 P-웰(12)에 형성한다.
따라서, 웰전압 VNWi와 VPWi 가 변하여도 회로를 구성하고 있는 다른 트랜지스터에는 영향을 미치지 않는다.
그리고, 글로벌 공급전원선(L100) 및 글로벌접지전원(l0) 중에서 어느 한쪽은 회로블럭에 직접 연결하여 사용하고, 어느 한쪽은 하위전원선을 이용한 계층적 구조로 사용할 경우에는, 제5a 도에서 스위칭 트랜지스터가 형성되는 제2 P-웰(4) 또는 제2 N-웰(2)중 어느 하나만 형성하면 되고, 제5b도에서도 같은 원리로 웰을 형성 할 수 있다.
이상, 상기 설명과 같이 이루어지는 본 발명은 대기상태에서 활성화 상태로의 전환이 빠르면서도 대기상태의 서브쓰레스홀드 전류를 감소시켜 전력소모를 줄여줌으로, 저전력 소모가 요구되는 휴대용 전자제품에 사용되는 초고집적 메모리 소자나 논리소자의 신뢰성을 향상시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 맹백할 것이다.

Claims (5)

  1. 반도체 장치의 모든 내부회로에 소정의 공급전압을 제공하는 공급전원선과, 상기 내부회로에 접지전압을 제공하는 접지전원선을 구비하는 반도체 장치에 있어서, 상기 내부회로에서 대기상태와 활성화 상태가 동일한 타이밍을 갖는 회로들로 설정된 하위회로블럭과 상기 공급전원선 또는 상기 접지전원선 사이의 적어도 어느한 곳에 구비되어, 상기 하위회로블럭이 대기상태일 때 '턴-오프'되면서 기판전압의 조절에 의해 문턱전압이 상승되어 서브쓰레스홀드 전류가 감소되는 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 대기상태의 전력 소모를 감소시키기 위한 반도체 장치.
  2. 제1항에 있어서, 상기 하위회로블럭의 소정노드들이 대기상태에서 정해진 로직레벨을 갖는 경우, 상기 하위호로블럭을 구성하는 제2 모스트랜지스터중 서브쓰레스홀드 전류의 경로가 되는 제2 모스트랜지스터는 상기 제1 모스트랜지스터를 통해 상기 공급전원선 또는 상기 접지전원선에 연결하고, 서브쓰레스홀드 전류의 경로가 되지 않는 나머지 제2 모스트랜지스터는 직접적으로 상기 공급전원선 또는 상기 접지전원선에 연결하는 것을 특징으로 하는 대기상태의 전력 소모를 감소시키기 위한 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 공급전원선과 상기 하위회로블럭 사이의 제1 모스트랜지스터는 연결된 하위회로블럭이 대기 상태일 때 논리레벨 '하이', 활성화 상태일 때 논리레벨 '로우'를 게이트로 입력받으며, 대기상태 일 때보다 활성화 상태일 때 소정값 만큼 더 작은 기판전압을 갖는 P채널 모스트랜지스터로 구성되는 것을 특징으로 하는 대기상태의 전력 소모를 감소시키기 위한 반도체 장치.
  4. 제3항에 있어서, 상기 접지전원선과 상기 하위회로블럭 사이의 제1모스트랜지스터는 연결된 하위회로블럭이 대기 상태일 때 논리레벨 '로우', 활성화 상태일 때 논리레벨 '하이'를 게이트로 입력받으며, 대기상태 일 때 보다 활성화 상태일 때 소정값 만큼 더 큰 기판전압을 갖는 N채널 모스트랜지스터로 구성되는 것을 특징으로 하는 대기상태의 전력 소모를 감소시키기 위한 반도체 장치.
  5. 제4항에 있어서, 상기 제1 모스트랜지스터는 상기 하위회로 블록을 구성하는 제2 모스트랜지스터에 영향을 주지 않고 자유로이 기판전압을 조절가능하도록 독립된 웰에 형성되는 것을 특징으로 하는 대기 상태의 전력 소모를 감소시키기 위한 반도체 장치.
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