KR20110076105A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20110076105A
KR20110076105A KR1020090132721A KR20090132721A KR20110076105A KR 20110076105 A KR20110076105 A KR 20110076105A KR 1020090132721 A KR1020090132721 A KR 1020090132721A KR 20090132721 A KR20090132721 A KR 20090132721A KR 20110076105 A KR20110076105 A KR 20110076105A
Authority
KR
South Korea
Prior art keywords
pull
bit line
sense amplifier
power line
line sense
Prior art date
Application number
KR1020090132721A
Other languages
English (en)
Inventor
이상호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090132721A priority Critical patent/KR20110076105A/ko
Publication of KR20110076105A publication Critical patent/KR20110076105A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Dram (AREA)

Abstract

비트라인 감지증폭기(BLSA)의 동작 성능을 향상시키기 위해 비트라인 감지증폭기 전원라인을 구동하는 오버 드라이버의 배치를 최적화시킨 반도체 메모리 장치에 관한 것으로, 다수의 메모리 셀 어레이 영역과, 해당 메모리 셀 어레이 영역의 컬럼 방향에 배치된 다수의 비트라인 감지증폭기 어레이 영역과, 이웃한 비트라인 감지증폭기 어레이 영역 사이에 배치된 홀 영역을 구비하며, 홀 영역에 비트라인 감지증폭기 전원라인 노말 드라이버를 배치하고, 비트라인 감지증폭기 어레이 영역에 다수의 비트라인 감지증폭기 전원라인 오버 드라이버를 배치한 반도체 메모리 장치가 제공된다.
Figure P1020090132721
비트라인, 감지증폭기, 오버 드라이버

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치를 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 장치에는 외부전압(전원전압)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로가 탑재되어, 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 장치의 경우, 셀 데이터를 감지하기 위하여 코어전압(VCORE)을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀에 저장된 데이터가 비트라인에 전달되고, 비트라인 감지증 폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작하게 되는데, 이때 비트라인 감지증폭기의 풀업 전원라인(통상, RTO 라인이라 함)을 구동하는데 사용되는 코어전압(VCORE)단으로부터 많은 양의 전류가 소모된다. 그런데, 동작 전압이 낮아지는 추세에서는 코어전압(VCORE) 역시 상대적으로 낮아질 수밖에 없으며, 이렇게 낮아진 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는데는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기, 즉 메모리 셀과 비트라인간 전하공유 직후에 비트라인 감지증폭기의 풀업 전원라인(RTO)을 일정 시간 동안 코어전압(VCORE)보다 높은 전압(통상적으로 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하게 되었다.
도 1에는 비트라인 감지증폭기 오버드라이빙 방식을 설명하기 위한 DRAM의 요부 구성이 블록도로 도시되어 있고, 도 2에는 도 1의 일부 구성이 회로도로 도시되어 있다.
이들 도면을 참조하면, DRAM은 다수의 메모리 셀 어레이 영역(10)과, 해당 메모리 셀 어레이 영역(10)의 컬럼 방향에 배치된 다수의 비트라인 감지증폭기 어레이 영역(20)과, 이웃한 비트라인 감지증폭기 어레이 영역(20) 사이에 배치된 홀 영역(30)을 구비한다.
메모리 셀 어레이 영역(10)에는 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 하나의 NMOS 트랜지스터와 하나의 캐패시터로 이루어진 메모리 셀이 어레이 형태로 배열되어 구비된다.
비트라인 감지증폭기 어레이 영역(20)에는 수많은 비트라인 감지증폭기(BLSA)가 하나의 풀업 전원라인(RTO)과 하나의 풀다운 전원라인(통상 SB 라인이라 함)을 공유하면서 배열되어 구비된다. 여기서, 비트라인 감지증폭기(BLSA)는 메모리 셀 어레이 영역(10)의 메모리 셀로부터 데이터를 읽어내기 위해서 비트라인(BL)에 실린 셀 데이터를 증폭하는 역할을 한다. 따라서, 하나의 비트라인 쌍(BL, /BL)에 대해 하나의 비트라인 감지증폭기(BLSA)가 할당되며, 메모리 셀이 어레이 형태로 배치되는 것과 마찬가지로 수많은 비트라인 감지증폭기(BLSA)가 어레이 형태를 이루도록 구성된다.
홀 영역(30)에는 비트라인 감지증폭기 어레이 영역(20)의 일측에서 풀업 전원라인(RTO)과 풀다운 전원라인(SB)을 구동하기 위한 구동부(NU1, NU2, ND1)들이 구비된다. 제1 PMOS 트랜지스터(NU1)는 제1 풀업 구동제어신호(SEP1) - 오버 드라이빙 제어신호 - 에 응답하여 전원전압(VDD)으로 풀업 전원라인(RTO)을 구동한다. 제2 PMOS 트랜지스터(NU2)는 제2 풀업 구동제어신호(SEP2)에 응답하여 코어전압(VCORE)으로 풀업 전원라인(RTO)을 구동한다. 제1 NMOS 트랜지스터(ND1)는 풀다운 구동제어신호(SEN)에 응답하여 접지전압(VSS)으로 풀다운 전원라인(SB)을 구동한다.
이하, 상기한 바와 같은 구성을 가지는 DRAM의 비트라인 감지증폭기 오버드라이빙 방식을 설명한다.
도 3에는 앞서 설명한 도 2에 따른 동작 파형이 도시되어 있다.
도 3을 참조하면, 우선 액티브 커맨드가 인가되기 전에는 홀 영역(30)에 배 치된 구동부(NU1, NU2, ND1)들은 모두 턴 오프되어 있고, 도면에 미도시한 비트라인 이퀄라이즈 신호가 논리레벨 하이로 활성화되어 풀업 전원라인(RTO)과 풀다운 전원라인(SB)이 모두 비트라인 프리차지 전압(VBLP)으로 프리차지 되어 있다.
이후 액티브 커맨드가 인가되면, 워드라인(WL)이 활성화되고 비트라인 이퀄라이즈 신호가 논리레벨 로우로 천이되어 풀업 전원라인(RTO)과 풀다운 전원라인(SB)에 대한 비트라인 프리차지 전압(VBLP)의 공급을 차단한다.
한편, 워드라인(WL)이 활성화되어 해당 메모리 셀에 저장된 데이터가 전하공유에 의해 비트라인(BL, /BL)에 유기되면, 풀다운 구동제어신호(SEN)는 논리레벨 하이로 활성화되고 제1 풀업 구동제어신호(SEP1)가 논리레벨 하이로 활성화된다. 이에 따라 풀다운 전원라인(SB)은 풀다운 NMOS 트랜지스터(ND1)에 의해 접지전압(VSS)으로 구동되고, 풀업 전원라인(RTO)은 제1 풀업 NMOS 트랜지스터(NU1)에 의해 전원전압(VDD)으로 구동된다.
이후, 예정된 오버 드라이빙 시간이 경과한 시점에서 제1 풀업 구동제어신호(SEP1)가 논리레벨 로우로 비활성화되고 제2 풀업 구동제어신호(SEP2)가 논리레벨 하이로 활성화되어, 풀업 전원라인(RTO)은 제2 풀업 NMOS 트랜지스터(NU2)에 의해 코어전압(VCORE)으로 구동된다.
그러나 전술한 바와 같은 비트라인 감지증폭기(BLSA) 구동 방식을 적용하더라도, 제1 풀업 NMOS 트랜지스터(NU1)와 풀다운 NMOS 트랜지스터(ND1)가 홀 영역(30)이라는 한정적 공간에 위치하므로, 비트라인 감지증폭기 어레이 영역(20)에 배치되는 수많은 비트라인 감지증폭기(BLSA)에 모두 동일한 구동력이 전달되기는 어렵다. 다시 말해, 홀 영역(30)과 가까이 배치된 비트라인 감지증폭기(BLSA)와 멀리 배치된 비트라인 감지증폭기(BLSA)는 구동력이 서로 다르다. 이 경우 특히 멀리 배치된 비트라인 감지증폭기(BLSA)는 증폭 성능이 열화될 것이다.
더욱이, 반도체 메모리 장치의 공정 미세화가 지속적으로 진행되고 있는바, 비트라인 감지증폭기(BLSA)의 동작 성능이 최적화될 수 있도록 그에 따른 추가 개선이 필요한 실정이다.
본 발명은 비트라인 감지증폭기의 동작 성능을 향상시키기 위해 비트라인 감지증폭기 전원라인을 구동하는 구동부의 배치를 최적화시킨 반도체 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명은 다수의 메모리 셀 어레이 영역; 해당 메모리 셀 어레이 영역의 컬럼 방향에 배치된 다수의 비트라인 감지증폭기 어레이 영역; 및 이웃한 비트라인 감지증폭기 어레이 영역 사이에 배치된 홀 영역을 구비하며, 상기 홀 영역에 비트라인 감지증폭기 전원라인 노말 드라이버를 배치하고, 상기 비트라인 감지증폭기 어레이 영역에 다수의 비트라인 감지증폭기 전원라인 오버 드라이버를 배치한다.
본 발명에 의한 반도체 메모리 장치에 따르면, 비트라인 감지증폭기 어레이 영역에 비트라인 감지증폭기와 1대1 대응되게 배치된 오버 드라이빙용 구동부에 의해 풀업 전원라인 및 풀다운 전원라인이 동일한 구동력으로 구동된다. 따라서, 모든 비트라인 감지증폭기가 각각 대응하는 비트라인 쌍의 전압레벨 차이를 감지 증폭하는데 있어, 그 동작 성능이 최적화되는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4에는 본 발명의 제1 실시예에 의한 반도체 메모리 장치의 일부 구성이 회로도로 도시되어 있다.
본 발명의 제1 실시예에서는 반도체 메모리 장치의 구성이 도 1의 구성과 동일하다는 것을 전제로 설명한다. 즉, 반도체 메모리 장치에는 다수의 메모리 셀 어레이 영역(110)과, 해당 메모리 셀 어레이 영역의 컬럼 방향에 배치된 다수의 비트라인 감지증폭기 어레이 영역(120)과, 이웃한 비트라인 감지증폭기 어레이 영역(120) 사이에 배치된 홀 영역(130)이 구비되는 것이다.
도 4를 참조하면, 메모리 셀 어레이 영역(110)에는 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 하나의 NMOS 트랜지스터와 하나의 캐패시터로 이루어진 메모리 셀이 어레이 형태로 배열되어 구비된다.
비트라인 감지증폭기 어레이 영역(120)에는 다수의 비트라인 감지증폭기(BLSA)가 하나의 풀업 전원라인(통상 RTO 라인이라 함)과 하나의 풀다운 전원라인(통상 SB 라인이라 함)을 공유하면서 배열되어 구비된다. 여기서, 비트라인 감지증폭기(BLSA)는 수많은 형태로 구현될 수 있지만, 통상 풀업 전원라인(RTO)과 비트라인 쌍(BL, /BL) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(SB)과 비트라인 쌍(BL, /BL) 사이에 연결된 2개의 NMOS 트랜지스터로 구현된다. 이와 같 은 구성을 가지는 비트라인 감지증폭기(BLSA)는 메모리 셀 어레이 영역(110)의 메모리 셀로부터 데이터를 읽어내기 위해서 비트라인(BL, /BL)에 실린 셀 데이터를 감지 증폭하는 역할을 수행한다. 따라서, 하나의 비트라인 쌍(BL, /BL)에 대해 하나의 비트라인 감지증폭기(BLSA)가 할당되며, 메모리 셀이 어레이 형태로 배치되는 것과 마찬가지로 다수의 비트라인 감지증폭기(BLSA)가 어레이 형태를 이루도록 구성된다.
또한, 비트라인 감지증폭기 어레이 영역(120)에는 비트라인 감지증폭기(BLSA)의 동작 성능을 최적화하기 위한 다수의 비트라인 감지증폭기 전원라인 오버 드라이버(122, 124)가 구비된다. 즉, 다수의 제1 풀업 NMOS 트랜지스터(NU1, NU2, NU3, …)(122)들과 다수의 제1 풀다운 NMOS 트랜지스터(ND1, ND2, ND3, …)(124)들이 구비된다. 다수의 제1 풀업 NMOS 트랜지스터(122)들은 풀업 전원라인(RTO)에 연결되고, 비트라인 감지증폭기 어레이 영역(120)에 구비되는 다수의 비트라인 감지증폭기(BLSA)들과 1대1 대응되게 배치된다. 이와 같이 구성되는 다수의 제1 풀업 NMOS 트랜지스터(122)들은 제1 풀업 구동제어신호(SEP1) - 오버 드라이빙 제어신호 - 에 응답하여 전원전압(VDD)으로 풀업 전원라인(RTO)을 구동한다. 그리고, 다수의 제1 풀다운 NMOS 트랜지스터(124)들은 풀다운 전원라인(SB)에 연결되고, 비트라인 감지증폭기 어레이 영역(120)에 구비되는 다수의 비트라인 감지증폭기(BLSA)들과 1대1 대응되게 배치된다. 이와 같이 구성되는 다수의 제1 풀다운 NMOS 트래지스터(124)들은 풀다운 구동제어신호(SEN)에 응답하여 접지전압(VSS)으로 풀다운 전원라인(SB)을 구동한다.
홀 영역(130)에는 비트라인 감지증폭기 어레이 영역(120)의 일측에서 비트라인 감지증폭기(BLSA) 전원라인을 구동하기 위한 노말 드라이버(NU4, ND4)가 구비된다. 노말 드라이버(NU4, ND4)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB)을 구동하기 위한 제2 풀업 NMOS 트랜지스터(NU4)와 제2 풀다운 NMOS 트랜지스터(ND4)가 구비된다. 제2 풀업 NMOS 트랜지스터(NU4)는 제2 풀업 구동제어신호(SEP2)에 응답하여 코어전압(VCORE)으로 풀업 전원라인(RTO)을 구동한다. 그리고 제2 풀다운 NMOS 트랜지스터(ND4)는 풀다운 구동제어신호(SEN)에 응답하여 접지전압(VSS)으로 풀다운 전원라인(SB)을 구동한다.
한편, 도시된 제1 실시예에서는 제1 풀업 구동제어신호(SEP1) 및 제2 풀업 구동제어신호(SEP2)를 하이 액티브 신호로 규정한 경우를 예시하였으나, 제1 풀업 구동제어신호(SEP1) 및 제2 풀업 구동제어신호(SEP2)를 로우 액티브 신호로 규정한 경우에는 제1 및 제2 풀업 NMOS 트랜지스터(122, NU4)를 PMOS 트랜지스터로 구현하기도 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 의한 반도체 메모리 장치의 비트라인 감지증폭기(BLSA) 구동 방식을 설명한다.
이때, 본 발명의 제1 실시예에 따른 동작 파형이 앞서 설명한 도 3과 동일하므로, 이하에서는 도 3을 다시 참조하여 설명하기로 한다.
우선 액티브 커맨드가 인가되기 전에는 비트라인 감지증폭기 어레이 영역(120)에 배치된 제1 풀업 NMOS 트랜지스터(122)들과 제1 풀다운 NMOS 트랜지스터(124)들, 그리고 홀 영역(30)에 배치된 제2 풀업 NMOS 트랜지스터(NU4)와 제2 풀 다운 NMOS 트랜지스터(ND4)는 모두 턴 오프되어 있고, 도면에 미도시한 비트라인 이퀄라이즈 신호가 논리레벨 하이로 활성화되어 풀업 전원라인(RTO)과 풀다운 전원라인(SB)이 모두 비트라인 프리차지 전압(VBLP)으로 프리차지 되어 있다.
이후 액티브 커맨드가 인가되면, 워드라인(WL)이 활성화되고 비트라인 이퀄라이즈 신호가 논리레벨 로우로 천이되어 풀업 전원라인(RTO)과 풀다운 전원라인(SB)에 대한 비트라인 프리차지 전압(VBLP)의 공급을 차단한다.
한편, 워드라인(WL)이 활성화되어 해당 메모리 셀에 저장된 데이터가 전하공유에 의해 비트라인(BL, /BL)에 유기되면, 풀다운 구동제어신호(SEN)는 논리레벨 하이로 활성화되고 제1 풀업 구동제어신호(SEP1)가 논리레벨 하이로 활성화된다. 이에 따라 풀다운 전원라인(SB)은 제1 및 제2 풀다운 NMOS 트랜지스터(124, ND4)들에 의해 접지전압(VSS)으로 구동되고, 풀업 전원라인(RTO)은 제1 풀업 NMOS 트랜지스터(122)들에 의해 전원전압(VDD)으로 구동된다. 이와 같이 되면, 다수의 비트라인 감지증폭기(BLSA)들의 동작 성능은 비트라인 감지증폭기 어레이 영역(120)에 1대1로 배치된 제1 풀업 NMOS 트랜지스터(122)들과 제1 풀다운 NMOS 트랜지스터(124)들에 의해 최적화가 가능하다.
이후, 예정된 오버 드라이빙 구간이 종료되는 시점, 즉 노말 드라이빙 구간이 개시되는 시점에서 제1 풀업 구동제어신호(SEP1)가 논리레벨 로우로 비활성화되고 제2 풀업 구동제어신호(SEP2)가 논리레벨 하이로 활성화되어, 풀업 전원라인(RTO)은 제2 풀업 NMOS 트랜지스터(NU2)에 의해 코어전압(VCORE)으로 구동된다.
다음, 본 발명의 제2 실시예에 의한 반도체 메모리 장치를 설명한다.
도 5에는 본 발명의 제2 실시예에 의한 반도체 메모리 장치의 일부 구성이 회로도로 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예는 제1 실시예와 대비하여 제1 및 제2 풀다운 NMOS 트랜지스터(124, ND4)를 구간별로 상이하게 제어할 수 있다. 다시 말해, 본 발명의 제1 실시예에서는 제1 및 제2 풀다운 NMOS 트랜지스터(124, ND4)가 모두 풀다운 구동제어신호(SEN)에 의해 제어되고 있지만, 본 발명의 제2 실시예에서는 제1 풀다운 NMOS 트랜지스터(124)가 제1 풀다운 구동제어신호(SEN1)에 응답하여 오버 드라이빙 구간에서 동작되도록 제어되고, 제2 풀다운 NMOS 트랜지스터(ND4)가 제2 풀다운 구동제어신호(SEND2)에 응답하여 노말 드라이빙 구간에서 동작되도록 제어된다.
그 이외에 다른 구성들은 제1 실시예의 구성과 모두 동일하므로, 설명은 생략하고, 이하 본 발명의 제2 실시예에 의한 반도체 메모리 장치의 동작을 설명하기로 한다.
도 6에는 앞서 설명한 도 5에 따른 동작 파형이 도시되어 있다.
도 6을 설명하면, 우선 액티브 커맨드가 인가되기 전에는 비트라인 감지증폭기 어레이 영역(120)에 배치된 제1 풀업 NMOS 트랜지스터(122)들과 제1 풀다운 NMOS 트랜지스터(124)들, 그리고 홀 영역(30)에 배치된 제2 PMOS 트랜지스터(NU4)와 제2 NMOS 트랜지스터(ND4)는 모두 턴 오프되어 있고, 도면에 미도시한 비트라인 이퀄라이즈 신호가 논리레벨 하이로 활성화되어 풀업 전원라인(RTO)과 풀다운 전원라인(SB)이 모두 비트라인 프리차지 전압(VBLP)으로 프리차지 되어 있다.
이후 액티브 커맨드가 인가되면, 워드라인(WL)이 활성화되고 비트라인 이퀄라이즈 신호가 논리레벨 로우로 천이되어 풀업 전원라인(RTO)과 풀다운 전원라인(SB)에 대한 비트라인 프리차지 전압(VBLP)의 공급을 차단한다.
한편, 워드라인(WL)이 활성화되어 해당 메모리 셀에 저장된 데이터가 전하공유에 의해 비트라인(BL, /BL)에 유기되면, 제1 풀다운 구동제어신호(SEN1)는 논리레벨 하이로 활성화되고 제1 풀업 구동제어신호(SEP1)가 논리레벨 하이로 활성화된다. 이에 따라 풀다운 전원라인(SB)은 제1 풀다운 NMOS 트랜지스터(124)들에 의해 접지전압(VSS)으로 구동되고, 풀업 전원라인(RTO)은 제1 풀업 NMOS 트랜지스터(122)들에 의해 전원전압(VDD)으로 구동된다. 이와 같이 되면, 다수의 비트라인 감지증폭기(BLSA)들의 동작 성능은 비트라인 감지증폭기 어레이 영역(120)에 1대1로 배치된 제1 풀업 NMOS 트랜지스터(122)들과 제1 풀다운 NMOS 트랜지스터(124)들에 의해 최적화가 가능하다.
이후, 예정된 오버 드라이빙 구간이 종료되는 시점, 즉 노말 드라이빙 구간이 개시되는 시점에서 제1 풀다운 구동제어신호(SEN1)가 논리레벨 로우로 비활성화되고 제2 풀다운 구동제어신호(SEND2)가 논리레벨 하이로 활성화되어, 풀다운 전원라인(SB)은 제2 풀업 NMOS 트랜지스터(NU2)에 의해 접지전압(VSS)으로 구동 유지된다. 동시에 제1 풀업 구동제어신호(SEP1)가 논리레벨 로우로 비활성화되고 제2 풀업 구동제어신호(SEP2)가 논리레벨 하이로 활성화되어, 풀업 전원라인(RTO)은 제2 풀업 NMOS 트랜지스터(NU2)에 의해 코어전압(VCORE)으로 구동된다.
이와 같은 본 발명의 제2 실시예에 따르면, 제1 풀다운 NMOS 트랜지스 터(124)는 비트라인 감지 증폭기(BLSA)의 오버 드라이빙 구간동안만 제어되고, 오버 드라이빙 구간이 종료된 다음 노말 드라이빙 구간에서는 제2 풀다운 NMOS 트랜지스터(ND4)만을 제어함으로써, 그에 따른 소비 전력을 최소화할 수 있는 이점이 있다. 그리고 비트라인 감지 증폭기 어레이 영역(120)에 배치되는 제1 풀업 NMOS 트랜지스터(122)와 제2 풀다운 NMOS 트랜지스터(124)의 동작 구간을 동일하게 제어함으로써, 비트라인 감지 증폭기(BLSA)가 더욱더 안정적으로 동작할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 메모리 장치의 일부 블록 구성도.
도 2는 도 1의 내부 회로도.
도 3은 도 2에 따른 동작 파형도.
도 4는 본 발명의 제1 실시예에 의한 반도체 메모리 장치의 내부 회로도.
도 5는 본 발명의 제2 실시예에 의한 반도체 메모리 장치의 내부 회로도.
도 6은 도 5에 따른 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 메모리 셀 영역 120 : 비트라인 감지증폭기 어레이 영역
122 : 제1 풀업 트랜지스터 124 : 제1 풀다운 트랜지스터
130 : 홀 영역 NU4 : 제2 풀업 트랜지스터
ND4 : 제2 풀다운 트랜지스터

Claims (7)

  1. 다수의 메모리 셀 어레이 영역;
    해당 메모리 셀 어레이 영역의 컬럼 방향에 배치된 다수의 비트라인 감지증폭기 어레이 영역; 및
    이웃한 비트라인 감지증폭기 어레이 영역 사이에 배치된 홀 영역을 구비하며,
    상기 홀 영역에 비트라인 감지증폭기 전원라인 노말 드라이버를 배치하고, 상기 비트라인 감지증폭기 어레이 영역에 다수의 비트라인 감지증폭기 전원라인 오버 드라이버를 배치한 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 다수의 비트라인 감지증폭기 전원라인 오버 드라이버는 상기 비트라인 감지증폭기 어레이 영역에 구비된 다수의 비트라인 감지증폭기와 1대1 대응되게 구비되는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 비트라인 감지증폭기 전원라인 오버 드라이버는,
    풀업 전원라인을 전원전압으로 구동하기 위한 제1 풀업 트랜지스터; 및
    풀다운 전원라인을 접지전압으로 구동하기 위한 제1 풀다운 트랜지스터를 구비하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 비트라인 감지증폭기 전원라인 노말 드라이버는,
    상기 풀업 전원라인을 코어전압으로 구동하기 위한 제2 풀업 트랜지스터; 및
    상기 풀다운 전원라인을 접지전압으로 구동하기 위한 제2 풀다운 트랜지스터를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 풀업 트랜지스터는 오버 드라이빙 구간에 상기 풀업 전원라인을 구동하고, 상기 제2 풀업 트랜지스터는 상기 오버 드라이빙 구간 이후 노말 드라이빙 구간에 상기 풀업 전원라인을 구동하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 풀다운 트랜지스터는 상기 오버 드라이빙 구간 및 노말 드 라이빙 구간에 풀업 전원라인을 함께 구동하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 풀다운 트랜지스터는 오버 드라이빙 구간에 상기 풀다운 전원라인을 구동하고, 상기 제2 풀다운 트랜지스터는 상기 오버 드라이빙 구간 이후 상기 노말 드라이빙 구간에 상기 풀다운 전원라인을 구동하는 반도체 메모리 장치.
KR1020090132721A 2009-12-29 2009-12-29 반도체 메모리 장치 KR20110076105A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090132721A KR20110076105A (ko) 2009-12-29 2009-12-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090132721A KR20110076105A (ko) 2009-12-29 2009-12-29 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20110076105A true KR20110076105A (ko) 2011-07-06

Family

ID=44916047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090132721A KR20110076105A (ko) 2009-12-29 2009-12-29 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20110076105A (ko)

Similar Documents

Publication Publication Date Title
US10607689B2 (en) Apparatuses and methods for providing driving signals in semiconductor devices
KR101096225B1 (ko) 반도체 메모리 장치 및 그 구동방법
KR100571648B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
US7924643B2 (en) Sense amplifier and driving method thereof, and semiconductor memory device having the sense amplifier
JP2015170379A (ja) 半導体装置
JP2008130153A (ja) ダイナミック半導体記憶装置及びその動作方法
KR101974115B1 (ko) 라인 셀프 부스팅 스킴을 가진 반도체 장치
US9472264B2 (en) Semiconductor memory device having sense amplifier
KR20050106833A (ko) 반도체메모리소자 및 그의 구동방법
US8213251B2 (en) Semiconductor memory device and method for driving the same
US7663954B2 (en) Semiconductor memory device including a sense amplifier having a reduced operating current
US20070076500A1 (en) Semiconductor memory device
US8213252B2 (en) Semiconductor memory device comprising sense amplifiers configured to stably amplify data
KR100838364B1 (ko) 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로
KR100516695B1 (ko) 반도체 메모리 소자의 로오 액티브 방법
KR100518230B1 (ko) 메모리 장치의 감지 증폭기용 구동전압 드라이버
KR100753418B1 (ko) 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
KR20110076105A (ko) 반도체 메모리 장치
JP2016015185A (ja) 半導体装置
KR100612951B1 (ko) 반도체 메모리 소자
KR100834390B1 (ko) 반도체 메모리 장치
KR101034600B1 (ko) 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자
US20230078117A1 (en) Apparatuses including and methods for memory subword driver circuits with reduced gate induced drain leakage
KR100780641B1 (ko) 이중 오버 드라이버를 구비한 반도체 메모리 소자
KR100612946B1 (ko) 반도체메모리소자

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination