JPH03237685A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03237685A JPH03237685A JP2034428A JP3442890A JPH03237685A JP H03237685 A JPH03237685 A JP H03237685A JP 2034428 A JP2034428 A JP 2034428A JP 3442890 A JP3442890 A JP 3442890A JP H03237685 A JPH03237685 A JP H03237685A
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- JP
- Japan
- Prior art keywords
- chip
- circuit
- down circuit
- memory cell
- internal step
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 239000011159 matrix material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内部降圧回路を内蔵する半導体記憶装置に関す
るものである。
るものである。
一般に、半導体記憶装置はその記憶方式によってＳＲＡ
Ｍ （スタティックランダムアクセスメモリ）（！：、
ＤＲＡＭ （ダイナミックランダムアクセスメモリ）と
に大別される。ＳＲＡＭはその記憶データは電源が切ら
れない限り消滅しないスタティック型半導体記憶装置で
あるが、ＤＲＡＭはその記憶データは電源印加時でも放
ってくと時間とともに徐々に消滅する。
Ｍ （スタティックランダムアクセスメモリ）（！：、
ＤＲＡＭ （ダイナミックランダムアクセスメモリ）と
に大別される。ＳＲＡＭはその記憶データは電源が切ら
れない限り消滅しないスタティック型半導体記憶装置で
あるが、ＤＲＡＭはその記憶データは電源印加時でも放
ってくと時間とともに徐々に消滅する。
第２図は従来の１チツプの５ＲＡＩＪの一般的な構成を
示す概略ブロック図である。図を参照してこのＳＲＡＭ
について説明する。データを記憶するメモリセルがマト
リクス状に配列されたメモリセルアレイ内含むメモリセ
ルマトリクス部１と、メモリセルマトリクス部１に含ま
れるメモリセルアレイ内のどの位置（アドレス）のメモ
リセルに対してデータの読出しまたは書込みを行なうか
を選択するための行アドレス信号および列アドレス信号
をそれぞれ受ける行アドレス入力端子２および列アドレ
ス入力端子３と、行アドレス入力端子２に与えられた行
アドレス信号を増幅または反転させるための行アドレス
バッファ４と、列アドレス入力端子３に与えられた列ア
ドレス信号を増幅または反転させるための列アドレスバ
ッファ５とを含む。この５ＲＡＩｉｌはさらに、行アド
レスバッファ４によって取込まれた行アドレス信号をデ
コードして復号化する行デコーダ６と、行アドレスバッ
ファ５によって取込まれた列アドレス信号をデコードし
て複合化する列デコーダ７と、行アドレス信号ｐよび列
アドレス信号によって選択されたメモリセルに対するデ
ータの書込みおよび読出しを行なうマルチプレクサ８と
、マルチプレクサ８によって読出された小振幅の信号電
圧を感知し増幅するセンスアンプ９と、センスアンプ９
によって増幅された信号を外部に取出すためにさらに増
幅するための出力バッファ１０と、出力バッファ１０の
出力を最終的な読出データとして受けるデータ出力端子
１１と、選択されたメモリセ〃に書込むべき入力信号（
書込データ）を受けるデータ入力端子１２と、データ入
力端子１２に与えられた入力信号を増幅してマルチプレ
クサ８に与えるデータ人力バッファ１３とを含む。この
ＳＲＡＭはさらに、このチップが選択状態であるか非選
択状態であるかを示すチップセレクト信号を受けるチッ
プセレクト入力端子１４と、メモリセルマトリクス部１
のメモリセｌしに対してデータ読出しまたはデータ書込
みのどちらを行なうかを指定するための読出／書込制御
信号を受ける読出／書込制御入力端子工５と、チップセ
レクト入力端子１４に与えられたチップセレクト信号お
よび読出／書込制御入力端子１５に与えられた読出／書
込制御信号を受けて、このＳＲＡＭチップが選択状態で
ある場合にかいて読出／書込制御信号に応じて、このＳ
ＲＡＭを続出状態あるいは書込状態に設定するべくセン
スアンプ９、出力バッファ１０、シよび入力バッファ１
３等を制御する読出／書込制御回路１６と、行アドレス
バッファ４によって取込まれた行アドレス信ｙ＞よび列
アドレスバッファ５によって取込まれた列アドレス信号
の変化を検知して、メモリセルマトリクス部１１行デコ
ーダ６、センスアンプ９、シよび出力バツ７アｌＯ等を
これらを制御するための種々の内部同期信号を与えるＡ
Ｔ Ｄ （Ａｄｄｒｅａａ ＴｒａｎａｉｔｉｏＴ３
Ｄｅｔｅｃｔｏｒ ）回路１７とを含む、ＳＲＡＭは基
本的には同期信号を発生する同期回路を必要としないが
、−層の高性能化を図るためこのＳＲＡＭには周辺回路
の一部に前述のようなＡＴＤ回路１７という同期回路が
導入される。
示す概略ブロック図である。図を参照してこのＳＲＡＭ
について説明する。データを記憶するメモリセルがマト
リクス状に配列されたメモリセルアレイ内含むメモリセ
ルマトリクス部１と、メモリセルマトリクス部１に含ま
れるメモリセルアレイ内のどの位置（アドレス）のメモ
リセルに対してデータの読出しまたは書込みを行なうか
を選択するための行アドレス信号および列アドレス信号
をそれぞれ受ける行アドレス入力端子２および列アドレ
ス入力端子３と、行アドレス入力端子２に与えられた行
アドレス信号を増幅または反転させるための行アドレス
バッファ４と、列アドレス入力端子３に与えられた列ア
ドレス信号を増幅または反転させるための列アドレスバ
ッファ５とを含む。この５ＲＡＩｉｌはさらに、行アド
レスバッファ４によって取込まれた行アドレス信号をデ
コードして復号化する行デコーダ６と、行アドレスバッ
ファ５によって取込まれた列アドレス信号をデコードし
て複合化する列デコーダ７と、行アドレス信号ｐよび列
アドレス信号によって選択されたメモリセルに対するデ
ータの書込みおよび読出しを行なうマルチプレクサ８と
、マルチプレクサ８によって読出された小振幅の信号電
圧を感知し増幅するセンスアンプ９と、センスアンプ９
によって増幅された信号を外部に取出すためにさらに増
幅するための出力バッファ１０と、出力バッファ１０の
出力を最終的な読出データとして受けるデータ出力端子
１１と、選択されたメモリセ〃に書込むべき入力信号（
書込データ）を受けるデータ入力端子１２と、データ入
力端子１２に与えられた入力信号を増幅してマルチプレ
クサ８に与えるデータ人力バッファ１３とを含む。この
ＳＲＡＭはさらに、このチップが選択状態であるか非選
択状態であるかを示すチップセレクト信号を受けるチッ
プセレクト入力端子１４と、メモリセルマトリクス部１
のメモリセｌしに対してデータ読出しまたはデータ書込
みのどちらを行なうかを指定するための読出／書込制御
信号を受ける読出／書込制御入力端子工５と、チップセ
レクト入力端子１４に与えられたチップセレクト信号お
よび読出／書込制御入力端子１５に与えられた読出／書
込制御信号を受けて、このＳＲＡＭチップが選択状態で
ある場合にかいて読出／書込制御信号に応じて、このＳ
ＲＡＭを続出状態あるいは書込状態に設定するべくセン
スアンプ９、出力バッファ１０、シよび入力バッファ１
３等を制御する読出／書込制御回路１６と、行アドレス
バッファ４によって取込まれた行アドレス信ｙ＞よび列
アドレスバッファ５によって取込まれた列アドレス信号
の変化を検知して、メモリセルマトリクス部１１行デコ
ーダ６、センスアンプ９、シよび出力バツ７アｌＯ等を
これらを制御するための種々の内部同期信号を与えるＡ
Ｔ Ｄ （Ａｄｄｒｅａａ ＴｒａｎａｉｔｉｏＴ３
Ｄｅｔｅｃｔｏｒ ）回路１７とを含む、ＳＲＡＭは基
本的には同期信号を発生する同期回路を必要としないが
、−層の高性能化を図るためこのＳＲＡＭには周辺回路
の一部に前述のようなＡＴＤ回路１７という同期回路が
導入される。
また、メモリの大容量化に伴い回路が微細になり内部の
電界が高くなるが、これは信頼性上好ましくない。この
問題を解決する方法として電源電圧を下げることが考え
られるが、ＴＴＬとの互換性あるいはｔ源ノイズマージ
ンを大きくするために電源電圧は５ｖの筐まが望ましい
。そこで、外部から供給される電源はそのままで内部の
電源を下げるために内部降圧回路１８が用いられている
。
電界が高くなるが、これは信頼性上好ましくない。この
問題を解決する方法として電源電圧を下げることが考え
られるが、ＴＴＬとの互換性あるいはｔ源ノイズマージ
ンを大きくするために電源電圧は５ｖの筐まが望ましい
。そこで、外部から供給される電源はそのままで内部の
電源を下げるために内部降圧回路１８が用いられている
。
第３図は内部降圧回路の構成を示す回路図で、図ハ駆動
トランジスタ１９にＮチャネルトランジスタを用いた場
合である。この駆動トランジスタ１９はソースを外部電
源２０にドレインを内部電源２１に接続され、ゲート電
圧坐を参照電圧発生回路（ＲＶＧ）２３によって制御す
ることにより、外部電源電圧Ｖｃｃを所望の内部電源電
圧Ｖｉｎｔ ’！で降圧し、回路全体に供給する。
トランジスタ１９にＮチャネルトランジスタを用いた場
合である。この駆動トランジスタ１９はソースを外部電
源２０にドレインを内部電源２１に接続され、ゲート電
圧坐を参照電圧発生回路（ＲＶＧ）２３によって制御す
ることにより、外部電源電圧Ｖｃｃを所望の内部電源電
圧Ｖｉｎｔ ’！で降圧し、回路全体に供給する。
この内部降圧回路の駆動トランジスタ１９には、回路全
体の電源を供給するため非常に大きなピーク電流が流れ
る。この駆動トランジスタ１９の信頼性を確保するため
に、駆動トランジスタ１９はゲート輻Ｗを大きくする必
要がある。
体の電源を供給するため非常に大きなピーク電流が流れ
る。この駆動トランジスタ１９の信頼性を確保するため
に、駆動トランジスタ１９はゲート輻Ｗを大きくする必
要がある。
第４図は従来のメモリチップの概略を示す平面図で、図
にかいて、（１）はメモリセルアレイ、 （１９）ハ駆
動トヲンジヌタである。
にかいて、（１）はメモリセルアレイ、 （１９）ハ駆
動トヲンジヌタである。
［発明が解決しようとする課題］
従来のメモリセルアレイは以上のように構成されていた
ので、第４図に示すように内部降圧回路の駆動トランジ
スタが周辺回路の一部に曙って配置されていたため、他
の周辺回路はこれ以外の領域に配置しなければならず、
回路レイアウトの自由度が著しく低下し、またチップが
大きくなってしまう、などの問題点があった。
ので、第４図に示すように内部降圧回路の駆動トランジ
スタが周辺回路の一部に曙って配置されていたため、他
の周辺回路はこれ以外の領域に配置しなければならず、
回路レイアウトの自由度が著しく低下し、またチップが
大きくなってしまう、などの問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、内部降圧回路の駆動トランジスタを効率的に配
置し、周辺回路の配置の自由度を向上させた半導体記憶
装置を得ることを目的とする。
もので、内部降圧回路の駆動トランジスタを効率的に配
置し、周辺回路の配置の自由度を向上させた半導体記憶
装置を得ることを目的とする。
［課題を解決するための手段］
本発明に係る半導体記憶装置は、内部降圧回路の駆動ト
ランジスタをあまり利用されていないチップ周辺部に沿
って分散配置するようにしたものである。
ランジスタをあまり利用されていないチップ周辺部に沿
って分散配置するようにしたものである。
本発明にかける半導体記憶装置は、チップ周辺部に沿っ
て駆動トランジスタを分散配置されることにより、チッ
プ利用範囲の拡大を図ることができる。
て駆動トランジスタを分散配置されることにより、チッ
プ利用範囲の拡大を図ることができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例を示す半導体メモリチップの
概略平面図である。内部降圧回路の駆動トランジスタ１
９は、あまり利用されていないチップ周辺部に沿って分
散配置されている。なか、その他の構成は前記従来のも
のと同一である。
概略平面図である。内部降圧回路の駆動トランジスタ１
９は、あまり利用されていないチップ周辺部に沿って分
散配置されている。なか、その他の構成は前記従来のも
のと同一である。
本発明の動作は前記従来のものと同一である。
以上のようにこの発明によれば、内部降圧回路の駆動ト
ランジスタを、チップ周辺部に沿って分散配置したので
、その他の周辺回路を配置する領域が広がり、回路レイ
アウトの自由度が向上するとともに、さらに集積度を上
げることができるという効果がある。
ランジスタを、チップ周辺部に沿って分散配置したので
、その他の周辺回路を配置する領域が広がり、回路レイ
アウトの自由度が向上するとともに、さらに集積度を上
げることができるという効果がある。
第１図は本発明の一実施例を示すメモリチップの概略平
面図、第２図は従来のＳＲＡＭの概略構成を示すブロッ
ク図、第３図は従来の内部降圧回路の構成を示す回路図
、第４図は従来のメモリチップの概略平面図である。 図にかいて、１はメモリセルアレイ、１９は内部降圧回
路の駆動トランジスタを示す。 なか、図中、同一符号は同一 または相当部分を示す。 代 珊 人 大 岩 増 雄（８ 第３図 第１図 第４図 １９゛、馬Ｅ勧Ｌうご５°ス７
面図、第２図は従来のＳＲＡＭの概略構成を示すブロッ
ク図、第３図は従来の内部降圧回路の構成を示す回路図
、第４図は従来のメモリチップの概略平面図である。 図にかいて、１はメモリセルアレイ、１９は内部降圧回
路の駆動トランジスタを示す。 なか、図中、同一符号は同一 または相当部分を示す。 代 珊 人 大 岩 増 雄（８ 第３図 第１図 第４図 １９゛、馬Ｅ勧Ｌうご５°ス７
Claims (1)
- 電源電圧を降圧する内部降圧回路の駆動トランジスタ
をチツプ周辺に沿つて分散配置させたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034428A JPH03237685A (ja) | 1990-02-14 | 1990-02-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034428A JPH03237685A (ja) | 1990-02-14 | 1990-02-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237685A true JPH03237685A (ja) | 1991-10-23 |
Family
ID=12413944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034428A Pending JPH03237685A (ja) | 1990-02-14 | 1990-02-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237685A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007835A (ja) * | 2001-06-25 | 2003-01-10 | Hitachi Ltd | 半導体装置、および半導体装置のテスト方法 |
| KR100859234B1 (ko) * | 2000-06-22 | 2008-09-18 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 |
| JP2013033589A (ja) * | 2012-09-19 | 2013-02-14 | Renesas Electronics Corp | 半導体装置 |
| JP2014044790A (ja) * | 2013-08-23 | 2014-03-13 | Renesas Electronics Corp | 半導体装置 |
| USRE45118E1 (en) | 2004-07-26 | 2014-09-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
-
1990
- 1990-02-14 JP JP2034428A patent/JPH03237685A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100859234B1 (ko) * | 2000-06-22 | 2008-09-18 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 |
| JP2003007835A (ja) * | 2001-06-25 | 2003-01-10 | Hitachi Ltd | 半導体装置、および半導体装置のテスト方法 |
| USRE45118E1 (en) | 2004-07-26 | 2014-09-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2013033589A (ja) * | 2012-09-19 | 2013-02-14 | Renesas Electronics Corp | 半導体装置 |
| JP2014044790A (ja) * | 2013-08-23 | 2014-03-13 | Renesas Electronics Corp | 半導体装置 |
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