JPH042007B2

JPH042007B2 -

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Publication number: JPH042007B2
Application number: JP57128957A
Authority: JP
Priority date: 1982-07-26
Filing date: 1982-07-26
Publication date: 1992-01-16
Also published as: JPS5919423A

Description

【発明の詳細な説明】本発明は高速は立上り、立下り特性をもつたパ
ルス発生回路に係り、特に、高い耐電圧を備え、
集積化に適したパルス発生回路に関する。

一般に、容量性負荷、例れば、圧電素子やプラ
ズマパネル、放電フアクシミリ用マルチタイラス
等はパルス状の電圧により駆動される。このパル
ス電圧は立上り、立下りが急峻で振幅の大きいこ
とが要求される。このため高速応答性を持つ高電
圧出力のパルス発生回路として高性能の単体素子
と高抵抗（又は大電力抵抗）とからなる回路が用
いられるが、高価で消費電力も大きい。また、単
体素子であるため、装置を小型化する場合に、制
約があるなどの問題があつた。これを解決し、集
積回路化が容易となる回路構成として、第１図に
示す定電流形式の駆動法が試みられる。

第１図において、１，２は各々定電流回路部で
あり、１は出力電圧の立上りを規定し、２は立下
りを規定している。３は出力段バツフア回路で、
電源端子６と接地端子８間に図示のように設けら
れており、負荷は出力端子７と接地間に設けられ
る。端子５にはバイアス電圧が印加され、定電流
回路は常時動作可能の状態にある。

いま、入力端子４に信号が加わり、高レベルと
なるとトランジスタ１０が定電流駆動し、同時
に、トランジスタ１１もON状態となり、定電流
I₁を発生する。この定電流値は回路２で流し得る
定電流値I₂に対し、I₁＞I₂となるよう設定され、
この差電流分がライン９を通して流れ、出力段ト
ランジスタ３１を駆動する。これによつて出力端
子７の電位は急速に電源電圧付近まで上昇する。
このとき、トランジスタ３２は逆バイアスされて
いる。次に、入力端子４の電位が低レベルになる
と、定電流回路１は停止する。しかし、回路２は
動作状態にあるので、トランジスタ３１を逆バイ
アスとし、トランジスタ３２からベース電流を引
き抜く。トランジスタ３２は導通し、端子７の電
位は低下してゆく。このようにして出力端子７に
入力に応じた高電圧のパルスを発生させることが
できる。

入力信号の方向と出力電圧のそれが、逆方向の
出力電圧（すなわち、入力が低レベルのとき出力
は高レベルにある）を欲する場合には、第１図に
おいて、出力部３のトランジスタ３１と３２を交
換すれば良い。

この回路は、さらに、高速化が要求される場
合、出力部３に使用されているトランジスタ３１
及び３２の電流増幅率を増加させれば良いことが
知られている。しかし、出力段に使用されている
トランジスタは、一般に、電力用であり、電流増
幅率を増加させることは容易ではない。このた
め、オーデイオ用の回路等が周知のように、出力
段をダーリントン接続する方法が用いられてい
る。しかしこの方法はパワー部分のトランジスタ
の数が増すことになり、集積化する場合にはチツ
プ面積が増加し、コストアツプにつながる等の問
題がある。

本発明の目的は、低消費電力で高速な応答をも
つた高電圧のパルス発生回路を提供するにある。

入力パルスに対する出力パルスは一般に第２図
に示す時間関係にあり、各時間は t_d：遅延時間 t_r：立上り時間 t_s：蓄積時間 t_f：立下り時間 t_po：ターンオン時間 t_pff：ターンオフ時間である。

本発明が目的の１つとしている立上り応答の高
速化とは、ターンオン時間t_poを短かくすること、
すなわち、遅延時間t_dと立上り時間t_rの短縮を図
ることに帰着する。

本発明は、第１図に示した定電流形のパルス回
路の応答時間が(1)式の近似できることを解析的に
確認し、出力段のトランジスタよりも、その前段
の回路、すなわち、定電流回路を構成する素子の
方が、電流増幅率の増加の効果に対する寄与が大
きいことに着目するとともに、定電流回路部のト
ランジスタの電流増幅率を増加させる手段とし
て、ダーリントン形式を採用し、パルス発生回路
としての応答特性の高速化を図つたものである。

t_d≒Ａ・ln（１−I₂₀／I₁₀・h₁₁） ……(1) t_r≒Ｃ／（I₁₀・h₁₁−I₂₀）（１＋h₃₁）・V_ee……(2) 但し、 h₁₁…トランジスタ１１の電流増幅率 h₃₁…トランジスタ３１の電流増幅率 I₁₀…トランジスタ１０のコレクタ電流 I₂₀…トランジスタ２０のコレクタ電流Ａ…定数、Ｃ…負荷容量、V_ee…電源電圧以下、本発明の実施例を図面に従つて説明す
る。第３図は本発明の第１の実施例である。

本回路では、第１図に示したトランジスタ１１
に相当する部分が、トランジスタ１２，１３のダ
ーリントン接続の回路構成３０となつている。こ
のダーリントン接続されたトランジスタを１個の
pnpトランジスタとみなせば、第１図と同様の回
路動作を行ない、入力に対応した出力波形を得る
ことができる。

第３図において定電流回路部１にダーリントン
接続を用いる方法には、トランジスタ１０を置き
変えることも考えられる。すなわち(1)、(2)式中の
電流I₁₀を増加させる場合、立上り応答を高速化
するには同様の効果があるが、しかし、これはト
ランジスタ１０がON状態にある（入力信号が加
わつている）期間、大電流が流れ消費電力が増加
してしまう。

本回路に示した位置をダーリントン接続とする
ことによつて、出力が立上る短時間のみ大電流を
流し、定常状態にある期間は回路２によつて定ま
る電流を押えることができる。このため、低消費
電力で立上り応答の高速化ができる。また、出力
段よりは電流が少ないので電流増幅率を大きくす
ることができ、素子の面積も小さくできるので集
積化のさい有利である。

第４図は本発明の第２の実施例である。

本回路では第３図に示したダーリントン回路が
pnpトランジスタ１４とnpnトランジスタ１５に
よるインバーテツドダーリントン回路４０の構成
となつている他は同様である。この形式のインバ
ーテツドダーリントン回路は全体としてPnPトラ
ンジスタとして動作するため本回路も第１図と同
様の回路動作を示す。

本回路では第３図に示したpnpトランジスタ２
個によるダーリントン回路３０に比べ電流増幅率
をより大きくすることができ、立上り応答をさら
に高速化できる。また、集積化する場合に、面積
が大きくなり、特性のばらつきも大きいpnpトラ
ンジスタを減らすことができ、コスト低減、信頼
性の向上が図れる。

第５図は本発明の第３の実施例である。

本回路では第４図に示したインバーテツドダー
リントン回路４０を構成するnpnトランジスタ１
５のベース・エミツタ間に抵抗４１を備える。本
回路でもインバーテツドダーリントン回路はpnp
トランジスタとして働くので回路動作は第１図に
示すと同様の動作となる。

本回路はダーリントン回路のキヤリア蓄積時間
を短かくすることができるので、第１、第２の実
施例に比べ立下り応答を速く（すなわち、第２図
に示した蓄積時間t_s、立下り時間t_fを短かく）で
きる。またnpnトランジスタのV_CEOを高めること
ができ、駆動電圧を高くすることができる。

なお、図中２０はnpnトランジスタである。

本発明によれば、少ない消費電力で高速な応答
特性の高電圧パルス発生回路が得られ、また、本
回路は集積回路化において、特に、効果が大き
い。

【図面の簡単な説明】

第１図は従来のパルス電圧発生回路図、第２図
は入出力パルス応答の説明図、第３図は本発明の
第１の実施例の回路図、第４図は本発明の第２の
実施例の回路図、第５図は本発明の第３の実施例
の回路図である。１，２……定電流回路部、１０，２０……npn
トランジスタ、１１……pnpトランジスタ、３０
……pnpダーリントン回路、４０……インバーテ
ツドダーリントン回路、４１……抵抗。

Claims

【特許請求の範囲】１電源電圧と接地レベルとの間に直列に接続さ
れた一対の定電流回路の接続点に負荷回路を接続
し、これを駆動するパルス電圧発生回路におい
て、前記一対の定電流回路のうち、一方の定電流回
路に含まれる定電流出力素子をダーリントン回路
とすることを特徴とするパルス電圧発生回路。２特許請求の範囲第１項記載のパルス電圧発生
回路において、前記ダーリントン回路をインバーテツドダーリ
ントン回路とすることを特徴とするパルス電圧発
生回路。３特許請求の範囲第１項記載のパルス電圧発生
回路において、前記インバーテツドダーリントン回路のnpnト
ランジスタのベース・エミツタ間に抵抗素子を設
けることを特徴とするパルス電圧発生回路。