JPH0613853A - 緩応答回路 - Google Patents
緩応答回路Info
- Publication number
- JPH0613853A JPH0613853A JP4080204A JP8020492A JPH0613853A JP H0613853 A JPH0613853 A JP H0613853A JP 4080204 A JP4080204 A JP 4080204A JP 8020492 A JP8020492 A JP 8020492A JP H0613853 A JPH0613853 A JP H0613853A
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- Japan
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- power supply
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Abstract
(57)【要約】 （修正有）
【目的】 移動用装置のＩＣ入力部の雑音信号抑圧回路
におけるスイッチング時の電流を抑制する。 【構成】 電源回路部４に含まれるダイオード９と１０
及び１１と１２並びに抵抗１３により、供給電源電圧Ｖ
DD1 が分割されて、インバータ６には最低電圧のＶDD3
が供給されているため、スイッチング・スピードが極端
に遅い値に設定されており、高周波雑音信号に対してフ
ィルタ効果が示される。端子５１より入力された信号
は、インバータ５により反転され、インバータ６に入力
され、高周波雑音信号が低減されてインバータ７に入力
される。インバータ７には供給電圧ＶDD2が供給されて
おり、インバータ６の出力信号はＶDD2 の電位まで昇圧
されて、インバータ８に入力される。インバータ８に
は、本来の電源電圧ＶDD1 が供給されており、最終的に
ＶDD1 の電位の波形に整形されて端子５２より出力され
る。
におけるスイッチング時の電流を抑制する。 【構成】 電源回路部４に含まれるダイオード９と１０
及び１１と１２並びに抵抗１３により、供給電源電圧Ｖ
DD1 が分割されて、インバータ６には最低電圧のＶDD3
が供給されているため、スイッチング・スピードが極端
に遅い値に設定されており、高周波雑音信号に対してフ
ィルタ効果が示される。端子５１より入力された信号
は、インバータ５により反転され、インバータ６に入力
され、高周波雑音信号が低減されてインバータ７に入力
される。インバータ７には供給電圧ＶDD2が供給されて
おり、インバータ６の出力信号はＶDD2 の電位まで昇圧
されて、インバータ８に入力される。インバータ８に
は、本来の電源電圧ＶDD1 が供給されており、最終的に
ＶDD1 の電位の波形に整形されて端子５２より出力され
る。
Description
【０００１】
【産業上の利用分野】本発明は緩応答回路に関し、特に
雑音除去を目的として、車載用装置のＩＣ入力部におい
て使用される緩応答回路に関する。
雑音除去を目的として、車載用装置のＩＣ入力部におい
て使用される緩応答回路に関する。
【０００２】
【従来の技術】従来の、この種の緩応答回路は、図５に
示されるように、オン抵抗値の大きいインバータ２３
と、コンデンサ２４と、シュミット・インバータ２５と
により構成されており、緩応答回路全体が、同一の電源
電圧の供給を受けて動作する状態となる。インバータ２
３は上述のようにオン抵抗値が大きいために、次段のコ
ンデンサ２４との時定数により入力信号の波形は緩やか
な立上りとなり、これにより、自動車等における高周波
サージ雑音が除去されて、ＩＣ回路の誤動作を防止する
ように作用する。
示されるように、オン抵抗値の大きいインバータ２３
と、コンデンサ２４と、シュミット・インバータ２５と
により構成されており、緩応答回路全体が、同一の電源
電圧の供給を受けて動作する状態となる。インバータ２
３は上述のようにオン抵抗値が大きいために、次段のコ
ンデンサ２４との時定数により入力信号の波形は緩やか
な立上りとなり、これにより、自動車等における高周波
サージ雑音が除去されて、ＩＣ回路の誤動作を防止する
ように作用する。
【０００３】
【発明が解決しようとする課題】上述した従来の緩応答
回路においては、当該緩応答回路に供給される電源電圧
は高電圧のままの状態で動作が行われるために、スイッ
チング時における回路電流が著しく増大するという欠点
がある。
回路においては、当該緩応答回路に供給される電源電圧
は高電圧のままの状態で動作が行われるために、スイッ
チング時における回路電流が著しく増大するという欠点
がある。
【０００４】
【課題を解決するための手段】第１の発明の緩応答回路
は、信号入力用回路として半導体集積回路により形成さ
れる緩応答回路において、高電位側電源ＶDD1 と電位側
電源ＶSS1 との間に、順方向に直列に接続される複数の
ダイオードと抵抗とにより形成されて、第１の基準電圧
として前記高電位側電源電圧ＶDD1 を出力し、第２およ
び第３の基準電位として、それぞれ前記複数のダイオー
ドおよび抵抗により分割された基準電圧ＶDD2 およびＶ
DD3 を出力する電源回路部（ＶDD1 ＞ＶDD2 ＞ＶDD3 ＞
ＶSS1 ）と、所定の信号入力に対応して、前記第１の基
準電圧ＶDD1 を高電位側の供給電源として作動する第１
のインバータを含む入力回路と、前記入力回路の出力信
号を受けて、前記第３の基準電圧ＶDD3 を高電位側の供
給電源として作動する第２のインバータと、当該第２の
インバータに縦続接続されて、前記第２の基準電圧Ｖ
DD2 を高電位側の供給電源として作動する第３のインバ
ータとを含む緩応答部と、前記緩応答部の出力信号を受
けて、前記第１の基準電圧ＶDD1 を高電位側の供給電源
として作動する第４のインバータを含む出力回路と、を
備えて構成される。
は、信号入力用回路として半導体集積回路により形成さ
れる緩応答回路において、高電位側電源ＶDD1 と電位側
電源ＶSS1 との間に、順方向に直列に接続される複数の
ダイオードと抵抗とにより形成されて、第１の基準電圧
として前記高電位側電源電圧ＶDD1 を出力し、第２およ
び第３の基準電位として、それぞれ前記複数のダイオー
ドおよび抵抗により分割された基準電圧ＶDD2 およびＶ
DD3 を出力する電源回路部（ＶDD1 ＞ＶDD2 ＞ＶDD3 ＞
ＶSS1 ）と、所定の信号入力に対応して、前記第１の基
準電圧ＶDD1 を高電位側の供給電源として作動する第１
のインバータを含む入力回路と、前記入力回路の出力信
号を受けて、前記第３の基準電圧ＶDD3 を高電位側の供
給電源として作動する第２のインバータと、当該第２の
インバータに縦続接続されて、前記第２の基準電圧Ｖ
DD2 を高電位側の供給電源として作動する第３のインバ
ータとを含む緩応答部と、前記緩応答部の出力信号を受
けて、前記第１の基準電圧ＶDD1 を高電位側の供給電源
として作動する第４のインバータを含む出力回路と、を
備えて構成される。
【０００５】また第２の発明の緩応答回路は、信号入力
用回路として半導体集積回路により形成される緩応答回
路において、高電位側電源ＶDD1 と電位側電源ＶSS1 と
の間に、順方向に直列に接続される複数のダイオードと
抵抗とにより形成されて、第１の基準電圧として前記低
電位側電源電圧ＶSS1 を出力し、第２および第３の基準
電位として、それぞれ前記複数のダイオードおよび抵抗
により分割された基準電圧ＶSS2 およびＶSS3 を出力す
る電源回路部（ＶDD1 ＞ＶSS3 ＞ＶSS2 ＞ＶSS1 ）と、
所定の信号入力に対応して、前記第１の基準電圧ＶSS1
を低電位側の供給電源として作動する第１のインバータ
を含む入力回路と、前記入力回路の出力信号を受けて、
前記第３の基準電圧ＶSS3 を低電位側の供給電源として
作動する第２のインバータと、当該第２のインバータに
縦続接続されて、前記第２の基準電圧ＶSS2 を低電位側
の供給電源として作動する第３のインバータとを含む緩
応答部と、前記緩応答部の出力信号を受けて、前記第１
の基準電圧ＶSS1 を低電位側の供給電源として作動する
第４のインバータを含む出力回路と、を備えて構成され
る。
用回路として半導体集積回路により形成される緩応答回
路において、高電位側電源ＶDD1 と電位側電源ＶSS1 と
の間に、順方向に直列に接続される複数のダイオードと
抵抗とにより形成されて、第１の基準電圧として前記低
電位側電源電圧ＶSS1 を出力し、第２および第３の基準
電位として、それぞれ前記複数のダイオードおよび抵抗
により分割された基準電圧ＶSS2 およびＶSS3 を出力す
る電源回路部（ＶDD1 ＞ＶSS3 ＞ＶSS2 ＞ＶSS1 ）と、
所定の信号入力に対応して、前記第１の基準電圧ＶSS1
を低電位側の供給電源として作動する第１のインバータ
を含む入力回路と、前記入力回路の出力信号を受けて、
前記第３の基準電圧ＶSS3 を低電位側の供給電源として
作動する第２のインバータと、当該第２のインバータに
縦続接続されて、前記第２の基準電圧ＶSS2 を低電位側
の供給電源として作動する第３のインバータとを含む緩
応答部と、前記緩応答部の出力信号を受けて、前記第１
の基準電圧ＶSS1 を低電位側の供給電源として作動する
第４のインバータを含む出力回路と、を備えて構成され
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、イン
バータ５を含む入力回路１と、インバータ５および７を
含む緩応答部２と、インバータ８を含む出力回路３と、
ダイオード９〜１２および抵抗１３を含む電源回路部４
とを備えて構成される。
ク図である。図１に示されるように、本実施例は、イン
バータ５を含む入力回路１と、インバータ５および７を
含む緩応答部２と、インバータ８を含む出力回路３と、
ダイオード９〜１２および抵抗１３を含む電源回路部４
とを備えて構成される。
【０００８】また、図２に示されるレベル図は、第１の
実施例における入力回路１、緩応答部２および出力回路
３における高電位側の供給電源電圧ＶDD1 、低電位側の
供給電源電圧ＶSS1 、電源回路部４による高電位側の分
割電圧ＶDD2 およびＶDD3 のレベル関係、ならびに各部
のインバータのスレシュホールド電圧ＶIHL1、ＶIHL2お
よびＶIHL3のレベル関係を示す図である。
実施例における入力回路１、緩応答部２および出力回路
３における高電位側の供給電源電圧ＶDD1 、低電位側の
供給電源電圧ＶSS1 、電源回路部４による高電位側の分
割電圧ＶDD2 およびＶDD3 のレベル関係、ならびに各部
のインバータのスレシュホールド電圧ＶIHL1、ＶIHL2お
よびＶIHL3のレベル関係を示す図である。
【０００９】図１において、電源回路部４に含まれるダ
イオード９および１０と、１１および１２と、抵抗１３
とにより、供給電源電圧ＶDD1 が分割されて、それぞれ
電圧ＶDD2 およびＶDD3 が生成され、電圧ＶDD1 、Ｖ
DD2 およびＶDD3 は、それぞれインバータ５および８、
インバータ７、およびインバータ６に対し供給される。
従って、インバータ２には、分割された最低電圧のＶ
DD が供給されているために、スイッチング・スピード
が極端に遅い値に設定されており、高周波雑音信号に対
してフィルタ効果を示す。入力端子５１より入力された
信号は、入力回路１に含まれるインバータ５により反転
されて、インバータ６に入力される。上述したように、
インバータ６におけるスイッチング・スピードが遅いた
めに、時定数回路と同様のフィルタ作用を介して高周波
雑音信号が抑制され、インバータ７に入力される。イン
バータ７においては、供給電圧がＶDD3 よりも高いＶDD
2 が供給されているために、インバータ６の出力信号は
ＶDD2 の電位まで昇圧されて、出力回路に含まれるイン
バータ８に入力される。インバータ８に対しては、本来
の電源電圧ＶDD1 が供給されており、最終的には、高周
波雑音信号をフィルタするのに十分な遅延量を介して、
ＶDD1 の電位の波形に整形されて出力端子５２より出力
される。
イオード９および１０と、１１および１２と、抵抗１３
とにより、供給電源電圧ＶDD1 が分割されて、それぞれ
電圧ＶDD2 およびＶDD3 が生成され、電圧ＶDD1 、Ｖ
DD2 およびＶDD3 は、それぞれインバータ５および８、
インバータ７、およびインバータ６に対し供給される。
従って、インバータ２には、分割された最低電圧のＶ
DD が供給されているために、スイッチング・スピード
が極端に遅い値に設定されており、高周波雑音信号に対
してフィルタ効果を示す。入力端子５１より入力された
信号は、入力回路１に含まれるインバータ５により反転
されて、インバータ６に入力される。上述したように、
インバータ６におけるスイッチング・スピードが遅いた
めに、時定数回路と同様のフィルタ作用を介して高周波
雑音信号が抑制され、インバータ７に入力される。イン
バータ７においては、供給電圧がＶDD3 よりも高いＶDD
2 が供給されているために、インバータ６の出力信号は
ＶDD2 の電位まで昇圧されて、出力回路に含まれるイン
バータ８に入力される。インバータ８に対しては、本来
の電源電圧ＶDD1 が供給されており、最終的には、高周
波雑音信号をフィルタするのに十分な遅延量を介して、
ＶDD1 の電位の波形に整形されて出力端子５２より出力
される。
【００１０】なお、インバータ５のスレッシュホールド
電圧が、電源電圧ＶDD2 よりも低レベルであるという条
件が満たされる場合には、本緩応答回路は常時正常に動
作する。
電圧が、電源電圧ＶDD2 よりも低レベルであるという条
件が満たされる場合には、本緩応答回路は常時正常に動
作する。
【００１１】次に、図３は本発明の第２の実施例を示す
ブロック図である。図３に示されるように、本実施例
は、インバータ１４を含む入力回路と、インバータ１５
および１６を含む緩応答部と、インバータ１７を含む出
力回路と、抵抗１８およびダイオード１９〜２２を含む
電源回路部とを備えて構成されており、入力回路、緩応
答部および出力回路等の構成については、前述の第１の
実施例の場合と同様である。また、図４に示されるレベ
ル図は、第２の実施例における入力回路、緩応答部およ
び出力回路における高電位側の供給電源電圧ＶDD1 、低
電位側の供給電源電圧ＶSS1 、低電位側の分割電圧Ｖ
SS2 およびＶSS3 のレベル関係、ならびに各部のインバ
ータのスレシュホールド電圧ＶIHL1、ＶIHL2およびＶ
IHL3のレベル関係を示す図である。
ブロック図である。図３に示されるように、本実施例
は、インバータ１４を含む入力回路と、インバータ１５
および１６を含む緩応答部と、インバータ１７を含む出
力回路と、抵抗１８およびダイオード１９〜２２を含む
電源回路部とを備えて構成されており、入力回路、緩応
答部および出力回路等の構成については、前述の第１の
実施例の場合と同様である。また、図４に示されるレベ
ル図は、第２の実施例における入力回路、緩応答部およ
び出力回路における高電位側の供給電源電圧ＶDD1 、低
電位側の供給電源電圧ＶSS1 、低電位側の分割電圧Ｖ
SS2 およびＶSS3 のレベル関係、ならびに各部のインバ
ータのスレシュホールド電圧ＶIHL1、ＶIHL2およびＶ
IHL3のレベル関係を示す図である。
【００１２】図２により明らかなように、本実施例にお
いては、前述の第１の実施例の場合とは逆に、高電位側
の供給電源電圧ＶDD1 は一定のままに供給され、低電位
側の供給電圧ＶSS1 を分割して供給するように構成され
ている。本実施例の動作については、第１の実施例の場
合と同様である。なお、本実施例は、半導体基板がＮ型
の場合に適用されて有効である。ちなみに、前述の第１
の実施例は、Ｐ型基板またはディープＮウェルを有する
拡散工程において使用される。
いては、前述の第１の実施例の場合とは逆に、高電位側
の供給電源電圧ＶDD1 は一定のままに供給され、低電位
側の供給電圧ＶSS1 を分割して供給するように構成され
ている。本実施例の動作については、第１の実施例の場
合と同様である。なお、本実施例は、半導体基板がＮ型
の場合に適用されて有効である。ちなみに、前述の第１
の実施例は、Ｐ型基板またはディープＮウェルを有する
拡散工程において使用される。
【００１３】
【発明の効果】以上説明したように、本発明は、緩応答
部に対する供給電圧を、ダイオードによる電圧降下を利
用して低電位に抑制することにより、スイッチング時に
おける流入電流を小電流に抑制し、且つ高周波雑音信号
を抑圧することができるという効果がある。
部に対する供給電圧を、ダイオードによる電圧降下を利
用して低電位に抑制することにより、スイッチング時に
おける流入電流を小電流に抑制し、且つ高周波雑音信号
を抑圧することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における供給電圧レベル関係を示
す図である。
す図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】第２の実施例における供給電圧レベル関係を示
す図である。
す図である。
【図５】従来例を示す回路図である。
１ 入力回路 ２ 緩応答部 ３ 出力回路 ４ 電源回路部 ５〜８、１４〜１７、２３ インバータ ９〜１２、１９〜２２ ダイオード １３、１８ 抵抗 ２４ コンデンサ ２５ シュミット・インバータ
Claims (2)
- 【請求項１】 信号入力用回路として半導体集積回路に
より形成される緩応答回路において、 高電位側電源ＶDD1 と電位側電源ＶSS1 との間に、順方
向に直列に接続される複数のダイオードと抵抗とにより
形成されて、第１の基準電圧として前記高電位側電源電
圧ＶDD1 を出力し、第２および第３の基準電位として、
それぞれ前記複数のダイオードおよび抵抗により分割さ
れた基準電圧ＶDD2 およびＶDD3 を出力する電源回路部
（ＶDD1 ＞ＶDD2 ＞ＶDD3 ＞ＶSS1 ）と、 所定の信号入力に対応して、前記第１の基準電圧ＶDD1
を高電位側の供給電源として作動する第１のインバータ
を含む入力回路と、 前記入力回路の出力信号を受けて、前記第３の基準電圧
ＶDD3 を高電位側の供給電源として作動する第２のイン
バータと、当該第２のインバータに縦続接続されて、前
記第２の基準電圧ＶDD2 を高電位側の供給電源として作
動する第３のインバータとを含む緩応答部と、 前記緩応答部の出力信号を受けて、前記第１の基準電圧
ＶDD1 を高電位側の供給電源として作動する第４のイン
バータを含む出力回路と、 を備えることを特徴とする緩応答回路。 - 【請求項２】 信号入力用回路として半導体集積回路に
より形成される緩応答回路において、 高電位側電源ＶDD1 と電位側電源ＶSS1 との間に、順方
向に直列に接続される複数のダイオードと抵抗とにより
形成されて、第１の基準電圧として前記低電位側電源電
圧ＶSS1 を出力し、第２および第３の基準電位として、
それぞれ前記複数のダイオードおよび抵抗により分割さ
れた基準電圧ＶSS2 およびＶSS3 を出力する電源回路部
（ＶDD1 ＞ＶSS3 ＞ＶSS2 ＞ＶSS1 ）と、 所定の信号入力に対応して、前記第１の基準電圧ＶSS1
を低電位側の供給電源として作動する第１のインバータ
を含む入力回路と、 前記入力回路の出力信号を受けて、前記第３の基準電圧
ＶSS3 を低電位側の供給電源として作動する第２のイン
バータと、当該第２のインバータに縦続接続されて、前
記第２の基準電圧ＶSS2 を低電位側の供給電源として作
動する第３のインバータとを含む緩応答部と、 前記緩応答部の出力信号を受けて、前記第１の基準電圧
ＶSS1 を低電位側の供給電源として作動する第４のイン
バータを含む出力回路と、 を備えることを特徴とする緩応答回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080204A JPH0613853A (ja) | 1992-04-02 | 1992-04-02 | 緩応答回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080204A JPH0613853A (ja) | 1992-04-02 | 1992-04-02 | 緩応答回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613853A true JPH0613853A (ja) | 1994-01-21 |
Family
ID=13711855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080204A Withdrawn JPH0613853A (ja) | 1992-04-02 | 1992-04-02 | 緩応答回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622909A (en) * | 1994-05-17 | 1997-04-22 | Ricoh Company, Ltd. | Thermosensitive recording materials |
-
1992
- 1992-04-02 JP JP4080204A patent/JPH0613853A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622909A (en) * | 1994-05-17 | 1997-04-22 | Ricoh Company, Ltd. | Thermosensitive recording materials |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |