JPS6345916A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPS6345916A JPS6345916A JP18909286A JP18909286A JPS6345916A JP S6345916 A JPS6345916 A JP S6345916A JP 18909286 A JP18909286 A JP 18909286A JP 18909286 A JP18909286 A JP 18909286A JP S6345916 A JPS6345916 A JP S6345916A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 9
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 239000004020 conductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、出力トランジスタがカットオフするとき、該
出力トランジスタのベースに発生する不要な電荷を本発
明のプルダウントランジスタにより有効に抜くことがで
きる。これにより出力トランジスタのカットオフ時間が
短縮され、回路動作の高速化を図ることが可能となる。
出力トランジスタのベースに発生する不要な電荷を本発
明のプルダウントランジスタにより有効に抜くことがで
きる。これにより出力トランジスタのカットオフ時間が
短縮され、回路動作の高速化を図ることが可能となる。
〔イ業１−の利用分野〕
本発明は゛ｈ導体論理回路に関するものであり、更に、
洋しく、；−えばバイポーラトランジスタからなる゛ト
導体論理回路の構成に関するものである。
洋しく、；−えばバイポーラトランジスタからなる゛ト
導体論理回路の構成に関するものである。
第５図は従来例のインバータ機能の回路図である０図に
おいてｌはＰＮＰ）ランジスタＴＩからなる入力回路、
２はＮＰＮ）ランジスタＴ２からなるレベルシフトトラ
ンジスタである。また３はＮＰＮ）ランジスタＴ３から
なるフェーズスプリットトランジスタ、４はＮＰＮ）ラ
ンジスタＴ４．Ｔ５および抵抗Ｒ４、Ｒ５からなるプル
アップ回路、５はＮＰＮトランジスタＴ６および抵抗Ｒ
６、Ｒ７からなるプルダウン回路、６はＮＰＮ）ランジ
スタＴ７からなる出力トランジスタである。なおＲ１，
Ｒ２はプルアップ抵抗、■（８はプルダウン抵抗、Ｄｌ
は高周波特性改良用のダイオードである。
おいてｌはＰＮＰ）ランジスタＴＩからなる入力回路、
２はＮＰＮ）ランジスタＴ２からなるレベルシフトトラ
ンジスタである。また３はＮＰＮ）ランジスタＴ３から
なるフェーズスプリットトランジスタ、４はＮＰＮ）ラ
ンジスタＴ４．Ｔ５および抵抗Ｒ４、Ｒ５からなるプル
アップ回路、５はＮＰＮトランジスタＴ６および抵抗Ｒ
６、Ｒ７からなるプルダウン回路、６はＮＰＮ）ランジ
スタＴ７からなる出力トランジスタである。なおＲ１，
Ｒ２はプルアップ抵抗、■（８はプルダウン抵抗、Ｄｌ
は高周波特性改良用のダイオードである。
次に第５図の回路の動作について説明する。入力゛電圧
“Ｈ”レベルのとき、ＴＩがオフ、Ｔ２とＴ３がオンす
る。従ってプルアップ回路４がオフ、プルダウン回路５
および出力トランジスタがオンするので、回路の出力は
“Ｌ”レベルとなる。 次に入力端子が“Ｌ”レベルに
変化すると、ＴＩがオン、Ｔ２とＴ３がオフする。従っ
てプルアップ回路４がオン、プルダウン回路５および出
力トランジスタがオフするので、回路の出力は“Ｈ”レ
ベルとなる。
“Ｈ”レベルのとき、ＴＩがオフ、Ｔ２とＴ３がオンす
る。従ってプルアップ回路４がオフ、プルダウン回路５
および出力トランジスタがオンするので、回路の出力は
“Ｌ”レベルとなる。 次に入力端子が“Ｌ”レベルに
変化すると、ＴＩがオン、Ｔ２とＴ３がオフする。従っ
てプルアップ回路４がオン、プルダウン回路５および出
力トランジスタがオフするので、回路の出力は“Ｈ”レ
ベルとなる。
このように、第５図の回路はインバータ動作を行い、ま
たプルアップ回路４はアクティブ・プルアップ構成およ
びプルダウン回路５はアクティブ・プルダウン構成であ
るから、そのスイッチングスピードは速い。
たプルアップ回路４はアクティブ・プルアップ構成およ
びプルダウン回路５はアクティブ・プルダウン構成であ
るから、そのスイッチングスピードは速い。
ところで従来例の回路によれば、出力が“Ｌ”から“Ｈ
”に変化するとき、第６図に示すように番ち−１−がり
の途中で一端下がって＋Ｉｊび☆ち１−がったり（同図
（ａ））、あるいはケちｌ−がりの途中で旭γちＩ−が
りが遅くなって段部が現れる（同図（ｂ））など出力波
形が歪み、このため次段回路が誤動性したり、高速駆動
できない場合があった。 特に次段回路が容量性負荷（
例えばＭＯ３回路）やプルダウン負荷のときこの傾向が
強いが、その原因は次の理由であると推定される。
”に変化するとき、第６図に示すように番ち−１−がり
の途中で一端下がって＋Ｉｊび☆ち１−がったり（同図
（ａ））、あるいはケちｌ−がりの途中で旭γちＩ−が
りが遅くなって段部が現れる（同図（ｂ））など出力波
形が歪み、このため次段回路が誤動性したり、高速駆動
できない場合があった。 特に次段回路が容量性負荷（
例えばＭＯ３回路）やプルダウン負荷のときこの傾向が
強いが、その原因は次の理由であると推定される。
次段回路が容８−件負荷又はプルダウン負荷のとき、出
カドランジスタロ （ＴＩ）にはほとんど電流（ＩｏＩ
）が流れていない、このためＴＩの■１１１は低く、Ｔ
６にはほとんど電流が流れていない。この状態において
入力が“Ｈから“Ｌ”、すなわち出力が“Ｌ”から“Ｈ
”に変化するとき、ミラー効果によりＴＩのベース・コ
レクタ容量Ｃｅ１１を介してＴＩのベースに電圧が加わ
り、ＴＩにベース電流が流れて該Ｔ７がオンする。この
ため回路の出力は“Ｌ”から“Ｈ″への立ち上がりの途
中で“Ｌ”側へ引っ張られて前述のような波形となる。
カドランジスタロ （ＴＩ）にはほとんど電流（ＩｏＩ
）が流れていない、このためＴＩの■１１１は低く、Ｔ
６にはほとんど電流が流れていない。この状態において
入力が“Ｈから“Ｌ”、すなわち出力が“Ｌ”から“Ｈ
”に変化するとき、ミラー効果によりＴＩのベース・コ
レクタ容量Ｃｅ１１を介してＴＩのベースに電圧が加わ
り、ＴＩにベース電流が流れて該Ｔ７がオンする。この
ため回路の出力は“Ｌ”から“Ｈ″への立ち上がりの途
中で“Ｌ”側へ引っ張られて前述のような波形となる。
なお次段回路から出力電流（Ｉｏｎ）が充分流れ込んで
いるとき（次段が容量性負荷又はプルダウン負荷でない
とき）には、プルダウン回路のＴ６にも電流が流れてい
る。この場合には前述のミラー効果によりＴＩのベース
に電荷が現われたとしても、該Ｔ６を介して接地電源に
抜き出すことができるので、ＴＩはほとんどオンしない
。
いるとき（次段が容量性負荷又はプルダウン負荷でない
とき）には、プルダウン回路のＴ６にも電流が流れてい
る。この場合には前述のミラー効果によりＴＩのベース
に電荷が現われたとしても、該Ｔ６を介して接地電源に
抜き出すことができるので、ＴＩはほとんどオンしない
。
従ってこの場合には出力波形の歪みは極めて小さい。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、回路の出力負荷の種類のいかんにかかわらず、高
速の動作が可能な半導体論理回路の提供を目的とする。
あり、回路の出力負荷の種類のいかんにかかわらず、高
速の動作が可能な半導体論理回路の提供を目的とする。
本発明のフェーズスプリットトランジスタと、該フェー
ズスプリットトランジスタのコレクタ出力を入力とする
プルアップ回路と、該フェーズスプリットトランジスタ
のエミッタ出力をベース入力とする出力トランジスタと
を有する半導体論理回路において、コレクタが第１の抵
抗を介して前記出力トランジスタのベース人力および前
記フェーズスプリットトランジスタのエミッタ出力に接
続され、ベースが第２の抵抗を介して前記フェーズスプ
リットトランジスタのベース入力に接続され、かつエミ
ッタが接地電源に接続されたプルダウントランジスタを
設けたことを特徴とする。
ズスプリットトランジスタのコレクタ出力を入力とする
プルアップ回路と、該フェーズスプリットトランジスタ
のエミッタ出力をベース入力とする出力トランジスタと
を有する半導体論理回路において、コレクタが第１の抵
抗を介して前記出力トランジスタのベース人力および前
記フェーズスプリットトランジスタのエミッタ出力に接
続され、ベースが第２の抵抗を介して前記フェーズスプ
リットトランジスタのベース入力に接続され、かつエミ
ッタが接地電源に接続されたプルダウントランジスタを
設けたことを特徴とする。
本発明のプルダウントランジスタのベース入力は第２の
抵抗を介してフェーズスプリットトランジスタのベース
人力に接続されている。
抵抗を介してフェーズスプリットトランジスタのベース
人力に接続されている。
従って回路の出力が“Ｌ”レベルのとき、該回路の出力
負荷の種類に関係なく、プルダウントランジスタはオン
して若干の電流が流れている。このため出力が“Ｌ”か
ら“Ｈ”に変化してミラー効果により出力トランジスタ
のベースに電荷が現われるとき、オン状態のプルダウン
トランジスタを介して該電荷を有効に抜き出すことがで
きるので、出力トランジスタはオンしない。これにより
出力が立ち」−がるときの波形の歪みの防＋ｈが可能と
なる。
負荷の種類に関係なく、プルダウントランジスタはオン
して若干の電流が流れている。このため出力が“Ｌ”か
ら“Ｈ”に変化してミラー効果により出力トランジスタ
のベースに電荷が現われるとき、オン状態のプルダウン
トランジスタを介して該電荷を有効に抜き出すことがで
きるので、出力トランジスタはオンしない。これにより
出力が立ち」−がるときの波形の歪みの防＋ｈが可能と
なる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る半導体論理回路の回路
図である。第５図の回路と異なる点はプルダウン回路５
と抵抗Ｒ８の代わりにＮＰＮ）ランジスタＴ８からなる
プルダウントランジスタと抵抗Ｒ９，ＲＩＯとを設けた
ことである。すなわちＴ８のコレクタは抵抗Ｒ９を介し
てフェーズスプリットトランジスタ３ （Ｔ３）のエミ
ッタと出カドランジスタロ （ＴＩ）のベースに接続さ
れ、ベースは抵抗ＲＩＯを介してフェーズスプリットト
ランジスタ３（Ｔ３）のベースとレベルシフトトランジ
スタ２ （Ｔ２）のエミッタに接続されている。またエ
ミッタはＧＮＤ端ｆ−に接続されている。
。第１図は本発明の実施例に係る半導体論理回路の回路
図である。第５図の回路と異なる点はプルダウン回路５
と抵抗Ｒ８の代わりにＮＰＮ）ランジスタＴ８からなる
プルダウントランジスタと抵抗Ｒ９，ＲＩＯとを設けた
ことである。すなわちＴ８のコレクタは抵抗Ｒ９を介し
てフェーズスプリットトランジスタ３ （Ｔ３）のエミ
ッタと出カドランジスタロ （ＴＩ）のベースに接続さ
れ、ベースは抵抗ＲＩＯを介してフェーズスプリットト
ランジスタ３（Ｔ３）のベースとレベルシフトトランジ
スタ２ （Ｔ２）のエミッタに接続されている。またエ
ミッタはＧＮＤ端ｆ−に接続されている。
次に第１図の回路の動作について説明する。入力電圧が
“Ｈ”のときＴｌがオフ、Ｔ２．Ｔ３およびＴ８がオン
する。これによりプルアップ回路４がオフし、出カドラ
ンジスタロ （ＴＩ）がオンするので出力は“Ｌ”とな
る。
“Ｈ”のときＴｌがオフ、Ｔ２．Ｔ３およびＴ８がオン
する。これによりプルアップ回路４がオフし、出カドラ
ンジスタロ （ＴＩ）がオンするので出力は“Ｌ”とな
る。
次に入力端子が“Ｈ”から“Ｌ”に変化するとき、ＴＩ
がオフからオン、Ｔ２ 、Ｔ３ 、Ｔ８がオンからオフ
へ、従ってプルアップ回路４がオフからオンへ出カドラ
ンジスタロがオンからオフへと変化し始める。このため
回路の出力も立ち上がり始め、ある時点でミラー効果に
よりＴＩのＣＣａを介して、ｌＴ７のベースに電荷が発
生する。しかしＴ８はその時点においてもＲＩＯを介し
てベース電流が若干供給されてオンしているのでＴＩの
ベースに生成する電荷を有効に吸収してＧＮＤ側に流す
ことができる。これにより出力が“Ｌ”から“Ｈ”に変
化するとき従来発生していた出力波形の歪みを防止する
ことができるので、次段回路を高速にかつ、適正に駆動
することが可能となる。
がオフからオン、Ｔ２ 、Ｔ３ 、Ｔ８がオンからオフ
へ、従ってプルアップ回路４がオフからオンへ出カドラ
ンジスタロがオンからオフへと変化し始める。このため
回路の出力も立ち上がり始め、ある時点でミラー効果に
よりＴＩのＣＣａを介して、ｌＴ７のベースに電荷が発
生する。しかしＴ８はその時点においてもＲＩＯを介し
てベース電流が若干供給されてオンしているのでＴＩの
ベースに生成する電荷を有効に吸収してＧＮＤ側に流す
ことができる。これにより出力が“Ｌ”から“Ｈ”に変
化するとき従来発生していた出力波形の歪みを防止する
ことができるので、次段回路を高速にかつ、適正に駆動
することが可能となる。
第２図は本発明の第２の実施例に係る半導体論理回路の
回路図であり、第１図の回路と異なる点は、第１図の回
路のＴ８のベースにプルダウン抵抗Ｒ１１を付加したこ
とである。これにより第１図の回路で得られる作用効果
の他に、第３図に示すように、第１図の回路の入出力ト
ランスファカーブの特性を改善することが可能となる。
回路図であり、第１図の回路と異なる点は、第１図の回
路のＴ８のベースにプルダウン抵抗Ｒ１１を付加したこ
とである。これにより第１図の回路で得られる作用効果
の他に、第３図に示すように、第１図の回路の入出力ト
ランスファカーブの特性を改善することが可能となる。
すなわち第１図の回路において、出力が“Ｌ″になる入
力電圧の大きさは、Ｖｔ＋ｚ （Ｔ ７ ）＋ＶＢ）３
（Ｔ３） ＋ Ｖｓｈ？（Ｔ２） −ＶＢ日（ＴＩ
）で与えられる（第３図のＢ点）。しかし入力端 。
力電圧の大きさは、Ｖｔ＋ｚ （Ｔ ７ ）＋ＶＢ）３
（Ｔ３） ＋ Ｖｓｈ？（Ｔ２） −ＶＢ日（ＴＩ
）で与えられる（第３図のＢ点）。しかし入力端 。
圧が、Ｖ＋ｕ２（Ｔ ２ ） ＋ＶＢ）３ （Ｔ ３
） ＋Ｖｃ１６ （Ｔ ６） −Ｖｓｚ （Ｔ Ｉ）よ
り大きくなるとＴ３がオンするので、出力電圧の低ｆが
始まる（第３図のＡ点）。そこで第２図の回路のように
、プルダウン抵抗Ｒ１１を設けると、出力電圧が変化す
る入力端子を、ＶＢＢ （Ｔ ２） ＋ Ｉ Ｘ Ｒ１
０＋ＶＢ［８（Ｔ８、）−Ｖ口ｚ（ＴＩ）にすることが
できる、なおＩはＲＩＯに流れる電流である。いまＩＸ
ＲｌｏｗＶｓｔ となるようにＲＩＯの大きさを定めて
おけば、出力が“０”となる入力電圧とほぼ同じにする
ことができるので、第１図の回路のような出力゛−に川
の低ドを防止することかり能となる。
） ＋Ｖｃ１６ （Ｔ ６） −Ｖｓｚ （Ｔ Ｉ）よ
り大きくなるとＴ３がオンするので、出力電圧の低ｆが
始まる（第３図のＡ点）。そこで第２図の回路のように
、プルダウン抵抗Ｒ１１を設けると、出力電圧が変化す
る入力端子を、ＶＢＢ （Ｔ ２） ＋ Ｉ Ｘ Ｒ１
０＋ＶＢ［８（Ｔ８、）−Ｖ口ｚ（ＴＩ）にすることが
できる、なおＩはＲＩＯに流れる電流である。いまＩＸ
ＲｌｏｗＶｓｔ となるようにＲＩＯの大きさを定めて
おけば、出力が“０”となる入力電圧とほぼ同じにする
ことができるので、第１図の回路のような出力゛−に川
の低ドを防止することかり能となる。
第４図は本発明の第３の発明の実施例に係る半導体論理
回路の回路図であり、第１図の回路と異なる点は第１図
の回路のＴ８のベースとＲＩＯとの間にレベルシフトダ
イオードＤ２を付加したことである。かかる方法によっ
ても出力電圧が“Ｌ”に変化し始める入力端子をほぼＶ
ＢＥ電圧程１バ、シフトすることができるので、第２図
の回路と同様に入出カドランスフγカーブの特性を改善
することができる。
回路の回路図であり、第１図の回路と異なる点は第１図
の回路のＴ８のベースとＲＩＯとの間にレベルシフトダ
イオードＤ２を付加したことである。かかる方法によっ
ても出力電圧が“Ｌ”に変化し始める入力端子をほぼＶ
ＢＥ電圧程１バ、シフトすることができるので、第２図
の回路と同様に入出カドランスフγカーブの特性を改善
することができる。
特に本発明の実施例の回路によれば、Ｄ２によりＴ８の
カットオフ時間を遅らせてＴｌのカットオフ時間を速め
るとともに、Ｔ８のオン時間を遅らせてＴ３．Ｔｌのオ
ン時間を速めることができるので、スイッチングスピー
ドの一層の高速化が＋＋ｌ濠となる。
カットオフ時間を遅らせてＴｌのカットオフ時間を速め
るとともに、Ｔ８のオン時間を遅らせてＴ３．Ｔｌのオ
ン時間を速めることができるので、スイッチングスピー
ドの一層の高速化が＋＋ｌ濠となる。
また図小しないが、第１図、第２図および第４図の回路
のＴ８のベースとＧＮＤ端子との間に容ｊ、ｔを付加す
ることにより、Ｔ８のオン、オフのタイミングをνらせ
ることかでき、これによりアクティブ・プルダウンの効
果を増して回路動作をより高速化することが０丁能とな
る。
のＴ８のベースとＧＮＤ端子との間に容ｊ、ｔを付加す
ることにより、Ｔ８のオン、オフのタイミングをνらせ
ることかでき、これによりアクティブ・プルダウンの効
果を増して回路動作をより高速化することが０丁能とな
る。
以Ｉ−説明したように、本発明のプルダウントランジス
タによれば、出力トランジスタのベースに生成された不
要な電荷を出力負荷の種類に関係なく有効に抜くことが
できるので、出力トランジスタのカットオフ時間を短縮
することができる。これにより回路動作の高速化および
出力波形の歪みを防止することが可能となる。
タによれば、出力トランジスタのベースに生成された不
要な電荷を出力負荷の種類に関係なく有効に抜くことが
できるので、出力トランジスタのカットオフ時間を短縮
することができる。これにより回路動作の高速化および
出力波形の歪みを防止することが可能となる。
第１図は本発明の実施例の回路図、
第２図は本発明の第２の実施例の回路図、第３図は第１
図の回路と第２図の回路の人出力特性を示す図、 第４図は本発明の第３の実施例の回路図、第５図は従来
例に係る回路図、 第６図は第５図の出力変化を説明する波形図である。 （待号の説明） ｌ・・・入力回路、 ２・・・レベルシフトトランジスタ、 ３・・・ノエーズスブリットトランジスタ、４・・・プ
ルアップ回路、 ５・・・プルダウン回路、 ６・・・出力トランジスタ、 ７・・・プルダウントランジスタ、 Ｔｌ−Ｔ８・・・トランジスタ、 Ｒ１−Ｒ１１・・・抵抗、 ＤＩ、Ｄ２・・・ダイオード。
図の回路と第２図の回路の人出力特性を示す図、 第４図は本発明の第３の実施例の回路図、第５図は従来
例に係る回路図、 第６図は第５図の出力変化を説明する波形図である。 （待号の説明） ｌ・・・入力回路、 ２・・・レベルシフトトランジスタ、 ３・・・ノエーズスブリットトランジスタ、４・・・プ
ルアップ回路、 ５・・・プルダウン回路、 ６・・・出力トランジスタ、 ７・・・プルダウントランジスタ、 Ｔｌ−Ｔ８・・・トランジスタ、 Ｒ１−Ｒ１１・・・抵抗、 ＤＩ、Ｄ２・・・ダイオード。
Claims (4)
- （１）フェーズスプリットトランジスタと、該フェーズ
スプリットトランジスタのコレクタ出力を入力とするプ
ルアップ回路と、該フェーズスプリットトランジスタの
エミッタ出力をベース入力とする出力トランジスタとを
有する半導体論理回路において、 コレクタが第１の抵抗を介して前記出力トランジスタの
ベース入力および前記フェーズスプリットトランジスタ
のエミッタ出力に接続され、ベースが第２の抵抗を介し
て前記フェーズスプリットトランジスタのベース入力に
接続され、かつエミッタが接地電源に接続されたプルダ
ウントランジスタを設けたことを特徴とする半導体論理
回路。 - （２）前記プルダウントランジスタのベース入力と接地
電源との間に第３の抵抗を設けたことを特徴とする特許
請求の範囲第１項に記載の半導体論理回路。 - （３）前記プルダウントランジスタのベース入力と第２
の抵抗との間にレベルシフト用のダイオードを設けたこ
とを特徴とする特許請求の範囲第１項に記載の半導体論
理回路。 - （４）前記プルダウントランジスタのベース入力と接地
電源との間に容量を設けたことを特徴とする特許請求の
範囲第１項〜第３項に記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909286A JPS6345916A (ja) | 1986-08-12 | 1986-08-12 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909286A JPS6345916A (ja) | 1986-08-12 | 1986-08-12 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345916A true JPS6345916A (ja) | 1988-02-26 |
| JPH0521450B2 JPH0521450B2 (ja) | 1993-03-24 |
Family
ID=16235198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18909286A Granted JPS6345916A (ja) | 1986-08-12 | 1986-08-12 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0381238A2 (en) * | 1989-02-02 | 1990-08-08 | Kabushiki Kaisha Toshiba | Bi-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor |
-
1986
- 1986-08-12 JP JP18909286A patent/JPS6345916A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0381238A2 (en) * | 1989-02-02 | 1990-08-08 | Kabushiki Kaisha Toshiba | Bi-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor |
| US5017808A (en) * | 1989-02-02 | 1991-05-21 | Kabushiki Kaisha Toshiba | BI-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521450B2 (ja) | 1993-03-24 |
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