JPS637020A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPS637020A JPS637020A JP61149714A JP14971486A JPS637020A JP S637020 A JPS637020 A JP S637020A JP 61149714 A JP61149714 A JP 61149714A JP 14971486 A JP14971486 A JP 14971486A JP S637020 A JPS637020 A JP S637020A
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- JP
- Japan
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- transistor
- circuit
- emitter
- capacitor
- miller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000000694 effects Effects 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008094 contradictory effect Effects 0.000 description 2
- 206010041662 Splinter Diseases 0.000 description 1
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- 238000010168 coupling process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
出力波形のローレベルからハイレベルへの立上り時に波
形なまりを生ずるミラー効果を防止するためのミラーキ
ラー回路を有するＴＴＬ回路において、ミラーキラー用
の容量と電源の間にトランジスタを設け、このトランジ
スタによって電圧の立上りを早めることにより容量を小
さくすることができチップの専有面積のスペースファク
ターを改善したものである。
形なまりを生ずるミラー効果を防止するためのミラーキ
ラー回路を有するＴＴＬ回路において、ミラーキラー用
の容量と電源の間にトランジスタを設け、このトランジ
スタによって電圧の立上りを早めることにより容量を小
さくすることができチップの専有面積のスペースファク
ターを改善したものである。
本発明はミラーキラー回路を有するＴＴＬ回路に関し、
特にミラー効果による出力波形のなまりを防止すること
が可能なミラーキラー回路に関する。
特にミラー効果による出力波形のなまりを防止すること
が可能なミラーキラー回路に関する。
エミッタ接地トランジスタのコレクタとベース間には構
造上の寄生容量が生ずる。この場合、コレクタ出力がロ
ウ（Ｌ）レベルからハイ （Ｈ）レベルに立上るときは
トランジスタはオンからオフになるが、この寄生容量に
よるカップリングによって微少なベース電流が流れ、こ
れがｈｐ＊ （電流増幅率）倍されてコレクターエミッ
タ間を流れるためトランジスタが十分にオフになりきれ
ず、その結果、出力波形の立上りになまりを生ずる。ご
の現象をミラー効果と称している。明らかなようにトラ
ンジスタのベース拡散領域が大きければ大きいほどこの
容量は大きくなりミラー効果が顕著に生ずることになる
。
造上の寄生容量が生ずる。この場合、コレクタ出力がロ
ウ（Ｌ）レベルからハイ （Ｈ）レベルに立上るときは
トランジスタはオンからオフになるが、この寄生容量に
よるカップリングによって微少なベース電流が流れ、こ
れがｈｐ＊ （電流増幅率）倍されてコレクターエミッ
タ間を流れるためトランジスタが十分にオフになりきれ
ず、その結果、出力波形の立上りになまりを生ずる。ご
の現象をミラー効果と称している。明らかなようにトラ
ンジスタのベース拡散領域が大きければ大きいほどこの
容量は大きくなりミラー効果が顕著に生ずることになる
。
ところで、例えばＴＴＬ回路の出力トランジスタは一般
にエミッタ接地コレクタ出力で使用されかつ出力駆動能
力を大きくとるためにトランジスタのサイズ（ベース拡
散領域）を出来るだけ大きくとる必要がある。しかしな
がら前述の如くベース拡散領域を大きくすればするほど
寄生容量が大きくなるために相反する問題を生ずる。こ
のような相反する問題を解決するためにミラー効果を防
止する回路としてミラーキラー回路が提案されている。
にエミッタ接地コレクタ出力で使用されかつ出力駆動能
力を大きくとるためにトランジスタのサイズ（ベース拡
散領域）を出来るだけ大きくとる必要がある。しかしな
がら前述の如くベース拡散領域を大きくすればするほど
寄生容量が大きくなるために相反する問題を生ずる。こ
のような相反する問題を解決するためにミラー効果を防
止する回路としてミラーキラー回路が提案されている。
第２図は従来のミラーキラー回路を有するＴＴＬ回路の
出力段の一例である。第２図において、マルチエミッタ
トランジスタＱ１のエミッタにＬレベルもしくはＨレベ
ルの信号が入力され、フェイズスプリンタトランジスタ
Ｑ２を経て出力トランジスタＱ、のコレクタからＨレベ
ルもしくはＬしく３） ベルを得ている。また、Ｃ＋＋ 、Ｑｃは第１および第
２のトランジスタとしてダーリントン接続されたオフバ
ッファ回路である。この場合、ミラーキラー回路ＭＫは
トランジスタＱＡ、容量Ｃ１抵抗Ｒで構成される。出力
ＯＵＴがＬレベルから１ルベルに変化するときは出力ト
ランジスタＱ３がオンからオフに変るときである。この
とき、オフバッファトランジスタＱ８およびＱｃはオフ
からオンに変化する。またプルダウントランジスタＱＡ
は瞬時にオフからオンに変化する。この場合に、トラン
ジスタＱ３のオン−オフを早くするためにはトランジス
タＱＡのオフからオンを出来るだけ早くしてＱ３のベー
ス蓄積電荷を引き抜いてやる必要がある。そのため、Ｑ
Ａのベース電流はミラーキラー回路ＭＫの容ｔｃから供
給するごとによってその立上りを早めている。
出力段の一例である。第２図において、マルチエミッタ
トランジスタＱ１のエミッタにＬレベルもしくはＨレベ
ルの信号が入力され、フェイズスプリンタトランジスタ
Ｑ２を経て出力トランジスタＱ、のコレクタからＨレベ
ルもしくはＬしく３） ベルを得ている。また、Ｃ＋＋ 、Ｑｃは第１および第
２のトランジスタとしてダーリントン接続されたオフバ
ッファ回路である。この場合、ミラーキラー回路ＭＫは
トランジスタＱＡ、容量Ｃ１抵抗Ｒで構成される。出力
ＯＵＴがＬレベルから１ルベルに変化するときは出力ト
ランジスタＱ３がオンからオフに変るときである。この
とき、オフバッファトランジスタＱ８およびＱｃはオフ
からオンに変化する。またプルダウントランジスタＱＡ
は瞬時にオフからオンに変化する。この場合に、トラン
ジスタＱ３のオン−オフを早くするためにはトランジス
タＱＡのオフからオンを出来るだけ早くしてＱ３のベー
ス蓄積電荷を引き抜いてやる必要がある。そのため、Ｑ
Ａのベース電流はミラーキラー回路ＭＫの容ｔｃから供
給するごとによってその立上りを早めている。
このような構成においては以下の問題がある。
即ち、トランジスタＱ、を早くオンするための大なるベ
ース電流を容量Ｃによって供給しようとすると容量Ｃの
専有面積がかなり大きなものとなりスペースファクタ上
の問題を生じている。この場合に、容量Ｃを大きくすれ
ばするほどミラー効果の防止には顕著な効果があり、出
力トランジスタのサイズも大きくすることができる。し
かしながら、容量Ｃを別途のランドに設けるなどするた
めにチップ面積の縮小化には障害となっている。
ース電流を容量Ｃによって供給しようとすると容量Ｃの
専有面積がかなり大きなものとなりスペースファクタ上
の問題を生じている。この場合に、容量Ｃを大きくすれ
ばするほどミラー効果の防止には顕著な効果があり、出
力トランジスタのサイズも大きくすることができる。し
かしながら、容量Ｃを別途のランドに設けるなどするた
めにチップ面積の縮小化には障害となっている。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解消したミラーキラー回路を有するＴＴＬ
回路を提供するにあり、基本的には容１ｃを介してトラ
ンジスタＱＡのベースに供給する電流は Ｉ 、 ＝
ＣｄＶ／ｄｔ （電荷Ｑ＝ＣＶ、 Ｉ ＊ ＝ｄ（１
／ｄｔ＝ ＣｄＶ／ｄｔ）と表わせるので、Ｐ点におけ
る電圧■、を出来るだけ早く立上げてｄＶ／ｄｔを大き
くすることによって、容量Ｃは小さくすることが可能で
あるという点に着目している。
述の問題点を解消したミラーキラー回路を有するＴＴＬ
回路を提供するにあり、基本的には容１ｃを介してトラ
ンジスタＱＡのベースに供給する電流は Ｉ 、 ＝
ＣｄＶ／ｄｔ （電荷Ｑ＝ＣＶ、 Ｉ ＊ ＝ｄ（１
／ｄｔ＝ ＣｄＶ／ｄｔ）と表わせるので、Ｐ点におけ
る電圧■、を出来るだけ早く立上げてｄＶ／ｄｔを大き
くすることによって、容量Ｃは小さくすることが可能で
あるという点に着目している。
このため本発明によれば、出力波形のローレベルからハ
イレベルへの立上り時に波形なまりを生ずるミラー効果
を防止するためのミラーキラー回路を有するＴＴＬ回路
において、該ミラーキラー回路の容量の一方の端部にエ
ミッタを接続し、電源にコレクタを接続し、出力オフバ
ッファ段のダーリントン接続された第１のトランジスタ
のエミッタにベースを接続したベース電流供給用トラン
ジスタを設けたことを特徴とするミラーキラー回路を有
するＴＴＬ回路、を提供することにある。
イレベルへの立上り時に波形なまりを生ずるミラー効果
を防止するためのミラーキラー回路を有するＴＴＬ回路
において、該ミラーキラー回路の容量の一方の端部にエ
ミッタを接続し、電源にコレクタを接続し、出力オフバ
ッファ段のダーリントン接続された第１のトランジスタ
のエミッタにベースを接続したベース電流供給用トラン
ジスタを設けたことを特徴とするミラーキラー回路を有
するＴＴＬ回路、を提供することにある。
（実施例〕
第１図は本発明に係る一実施例としてのミラーキラー回
路を有するＴＴＬ回路図である。第１図において第２図
と同様な構成要素には同一番号を付しである。本発明に
係るミラーキラー回路ＭＫ。
路を有するＴＴＬ回路図である。第１図において第２図
と同様な構成要素には同一番号を付しである。本発明に
係るミラーキラー回路ＭＫ。
は従来回路にベース電流供給用のトランジスタＱ。
を追加しそのコレクタを電源Ｖ（（に接続し、エミッタ
を容量Ｃに接続し、ベースをオフバッファ段のＣ＋＋の
エミッタに接続している。この場合、トランジスタＱＡ
のベースに流れる電流はＰ点における電位をＶ、とする
と、前述の如＜ １８ ＝ＣｄＶ／ｄｔであるから、Ｐ
点における電位の立上りを出来るだけ急峻にしてやれば
容１ｃの値を小さくとることができる。容量Ｃが小さけ
れば小さい程その専有面積は小さくなりチップ面積上の
スペースファクターは改善される。
を容量Ｃに接続し、ベースをオフバッファ段のＣ＋＋の
エミッタに接続している。この場合、トランジスタＱＡ
のベースに流れる電流はＰ点における電位をＶ、とする
と、前述の如＜ １８ ＝ＣｄＶ／ｄｔであるから、Ｐ
点における電位の立上りを出来るだけ急峻にしてやれば
容１ｃの値を小さくとることができる。容量Ｃが小さけ
れば小さい程その専有面積は小さくなりチップ面積上の
スペースファクターは改善される。
この回路の動作は次のようになる。即ち、前述の如く、
出力がＬレベルからＨレベルに立上るときはトランジス
タＱ３はオンからオフに変り、オフバッファトランジス
タＱｍ 、Ｑｃはオフからオンに変る。そして１〜ラン
ジスタＱ、はオフからオンにトランジスタＱＡもオフか
らオンに変る。従来は第２図に示す如くトランジスタＱ
Ｂのエミッタから容量Ｃに電流を供給していたが、本発
明ではトランジスタＱ、とＱＤをダーリントン接続とし
、Ｑｌｌのエミッタ電流をＱｏによってｈＦＥ倍して容
量Ｃに供給する。従って容量ＣはＱｏのベース電流のｈ
ＦＥ倍された電流によりチャージアップされるので急速
に立上げることができ、かつ従来に比べて小容量で十分
に効果を上げることができる。
出力がＬレベルからＨレベルに立上るときはトランジス
タＱ３はオンからオフに変り、オフバッファトランジス
タＱｍ 、Ｑｃはオフからオンに変る。そして１〜ラン
ジスタＱ、はオフからオンにトランジスタＱＡもオフか
らオンに変る。従来は第２図に示す如くトランジスタＱ
Ｂのエミッタから容量Ｃに電流を供給していたが、本発
明ではトランジスタＱ、とＱＤをダーリントン接続とし
、Ｑｌｌのエミッタ電流をＱｏによってｈＦＥ倍して容
量Ｃに供給する。従って容量ＣはＱｏのベース電流のｈ
ＦＥ倍された電流によりチャージアップされるので急速
に立上げることができ、かつ従来に比べて小容量で十分
に効果を上げることができる。
本発明によれば、ミラー効果を防止するためのミラーキ
ラー回路においてトランジスタをダーリントン接続によ
り追加したので容量を小さくすることができ従ってチッ
プ内での容量による専有面積を小さくすことが可能とな
りスペースファクターを改善することができる。
ラー回路においてトランジスタをダーリントン接続によ
り追加したので容量を小さくすることができ従ってチッ
プ内での容量による専有面積を小さくすことが可能とな
りスペースファクターを改善することができる。
第１図は本発明に係るミラーキラー回路を有するＴＴＬ
回路、および 第２図は従来のミラーキラー回路を有するＴＴＬｕ路で
ある。 （符号の説明） Ｑ、・・・入力トランジスタ、 Ｑ２・・・フェイズスプリッタトランジスタ、Ｑ３・・
・出力トランジスタ、 Ｑ ｓ 、 Ｑ ｃ・・・オフバッファトランジスタ、
Ｑ、・・・ベース電流供給用トランジスタ、ＭＫ、ＭＫ
ｌｌ・・・ミラーキラー回路。 本発明に係るミラーキラー 回路を有するＴＴＬ回路図 第１図 従来のミラーキラー回路を 有するＴＴＬ回路図 第２図
回路、および 第２図は従来のミラーキラー回路を有するＴＴＬｕ路で
ある。 （符号の説明） Ｑ、・・・入力トランジスタ、 Ｑ２・・・フェイズスプリッタトランジスタ、Ｑ３・・
・出力トランジスタ、 Ｑ ｓ 、 Ｑ ｃ・・・オフバッファトランジスタ、
Ｑ、・・・ベース電流供給用トランジスタ、ＭＫ、ＭＫ
ｌｌ・・・ミラーキラー回路。 本発明に係るミラーキラー 回路を有するＴＴＬ回路図 第１図 従来のミラーキラー回路を 有するＴＴＬ回路図 第２図
Claims (1)
- １、出力波形のローレベルからハイレベルへの立上り時
に波形なまりを生ずるミラー効果を防止するためのミラ
ーキラー回路を有するＴＴＬ回路において、該ミラーキ
ラー回路の容量の一方の端部にエミッタを接続し、電源
にコレクタを接続し、出力オフバッファ段のダーリント
ン接続された第１のトランジスタのエミッタにベースを
接続したベース電流供給用トランジスタを設けたことを
特徴とするＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149714A JPS637020A (ja) | 1986-06-27 | 1986-06-27 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149714A JPS637020A (ja) | 1986-06-27 | 1986-06-27 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637020A true JPS637020A (ja) | 1988-01-12 |
Family
ID=15481215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149714A Pending JPS637020A (ja) | 1986-06-27 | 1986-06-27 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637020A (ja) |
-
1986
- 1986-06-27 JP JP61149714A patent/JPS637020A/ja active Pending
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