JPH0621806A - 分周回路 - Google Patents
分周回路Info
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- JPH0621806A JPH0621806A JP17785592A JP17785592A JPH0621806A JP H0621806 A JPH0621806 A JP H0621806A JP 17785592 A JP17785592 A JP 17785592A JP 17785592 A JP17785592 A JP 17785592A JP H0621806 A JPH0621806 A JP H0621806A
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Abstract
(57)【要約】
【目的】 低周波数帯より高周波数帯に亘り、１チップ
によりカバーできる半導体集積回路による分周回路を提
供する。 【構成】 本発明の分周回路は、半導体集積回路により
形成されており、初段にはダイナミック型分周回路１を
備え、次段以降に複数の縦続接続されたスタティック型
分周回路３−１、……、３−（Ｎ−１）、３−Ｎを備え
て構成される分周回路において、入力端子５１より入力
される第１の分周対象の信号を入力して、初段の分周回
路として機能するダイナミック型分周回路１と、このダ
イナミック型分周回路１の出力端に接続され、ダイナミ
ック型分周回路１の動作停止時に、入力端子５２より第
２の分周対象の信号を入力して、次段のスタティック型
分周回路３−１に入力するように機能する切替スイッチ
２とを備えて構成される。
によりカバーできる半導体集積回路による分周回路を提
供する。 【構成】 本発明の分周回路は、半導体集積回路により
形成されており、初段にはダイナミック型分周回路１を
備え、次段以降に複数の縦続接続されたスタティック型
分周回路３−１、……、３−（Ｎ−１）、３−Ｎを備え
て構成される分周回路において、入力端子５１より入力
される第１の分周対象の信号を入力して、初段の分周回
路として機能するダイナミック型分周回路１と、このダ
イナミック型分周回路１の出力端に接続され、ダイナミ
ック型分周回路１の動作停止時に、入力端子５２より第
２の分周対象の信号を入力して、次段のスタティック型
分周回路３−１に入力するように機能する切替スイッチ
２とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は分周回路に関し、特にマ
イクロ波帯の周波数の分周用として利用される半導体集
積回路により構成される分周回路に関する。
イクロ波帯の周波数の分周用として利用される半導体集
積回路により構成される分周回路に関する。
【０００２】
【従来の技術】従来、この種の分周回路は、図６（ａ）
に示されるように、入力端子５１および出力端子５３に
対応して、初段にダイナミック型分周回路１を配置し、
次段以降に、Ｎ（正整数）個のスタティック型分周回路
３−１、……、３−（Ｎ−１）、３−Ｎが縦続接続され
て構成され、他の例としては、図６（ｂ）に示されるよ
うに、入力端子５１および出力端子５３に対応して、全
ての分周回路を、縦続接続されるスタティック型分周回
路３、３−１、……、３−（Ｎ−１）、３−Ｎにより構
成されている。
に示されるように、入力端子５１および出力端子５３に
対応して、初段にダイナミック型分周回路１を配置し、
次段以降に、Ｎ（正整数）個のスタティック型分周回路
３−１、……、３−（Ｎ−１）、３−Ｎが縦続接続され
て構成され、他の例としては、図６（ｂ）に示されるよ
うに、入力端子５１および出力端子５３に対応して、全
ての分周回路を、縦続接続されるスタティック型分周回
路３、３−１、……、３−（Ｎ−１）、３−Ｎにより構
成されている。
【０００３】なお、スタティック型分周回路とは、正の
クロック入力に対応して、Ｑ出力端子にＤ入力端子に対
する入力信号を出力し、負のクロック入力に対応して、
出力信号を保持するように作用するハーフラッチ回路
を、マスタースレーブ接続したＤ型フリップフロップに
おいて、正出力を負入力に接続して構成される分周回路
である。また、ダイナミック型分周回路とは、前記ハー
フラッチ回路１個により構成され、正出力を負入力接続
して構成される分周回路である。ハーフラッチ回路１個
により構成されるために、分周動作としては高周波領域
までカバーすることができるが、動作周波数に下限があ
る。
クロック入力に対応して、Ｑ出力端子にＤ入力端子に対
する入力信号を出力し、負のクロック入力に対応して、
出力信号を保持するように作用するハーフラッチ回路
を、マスタースレーブ接続したＤ型フリップフロップに
おいて、正出力を負入力に接続して構成される分周回路
である。また、ダイナミック型分周回路とは、前記ハー
フラッチ回路１個により構成され、正出力を負入力接続
して構成される分周回路である。ハーフラッチ回路１個
により構成されるために、分周動作としては高周波領域
までカバーすることができるが、動作周波数に下限があ
る。
【０００４】
【発明が解決しようとする課題】上述した従来の分周回
路においては、図６（ａ）に示される初段にダイナミッ
ク型分周回路１を備えて構成される分周回路の場合に
は、高周波数帯域における分周動作については問題がな
いが、使用上限の動作周波数の約１／２以下の周波数帯
においては、分周動作が正常には行われないという欠点
がある。
路においては、図６（ａ）に示される初段にダイナミッ
ク型分周回路１を備えて構成される分周回路の場合に
は、高周波数帯域における分周動作については問題がな
いが、使用上限の動作周波数の約１／２以下の周波数帯
においては、分周動作が正常には行われないという欠点
がある。
【０００５】また、図６（ｂ）に示されるスタティック
型分周回路のみにより構成される分周回路の場合には、
図６（ａ）の分周回路に比較して、初段のスタティック
型分周回路の回路規模が約２倍程度に拡大されてループ
遅延が増大するために、使用上限の動作周波数が、約３
０％程度低下してしまうという欠点がある。
型分周回路のみにより構成される分周回路の場合には、
図６（ａ）の分周回路に比較して、初段のスタティック
型分周回路の回路規模が約２倍程度に拡大されてループ
遅延が増大するために、使用上限の動作周波数が、約３
０％程度低下してしまうという欠点がある。
【０００６】
【課題を解決するための手段】第１の発明の分周回路
は、半導体集積回路により形成され、初段にダイナミッ
ク型分周回路を備え、次段以降に複数の縦続接続された
スタティック型分周回路を備えて構成される分周回路に
おいて、第１の入力端子より入力される第１の分周対象
の信号を入力して、初段の分周回路として機能する前記
ダイナミック型分周回路と、前記ダイナミック型分周回
路の出力端に接続され、当該ダイナミック型分周回路の
動作停止時に、第２の入力端子より第２の分周対象の信
号を入力し、次段のスタティック型分周回路に入力する
ように機能する信号切替手段と、を備えて構成される。
は、半導体集積回路により形成され、初段にダイナミッ
ク型分周回路を備え、次段以降に複数の縦続接続された
スタティック型分周回路を備えて構成される分周回路に
おいて、第１の入力端子より入力される第１の分周対象
の信号を入力して、初段の分周回路として機能する前記
ダイナミック型分周回路と、前記ダイナミック型分周回
路の出力端に接続され、当該ダイナミック型分周回路の
動作停止時に、第２の入力端子より第２の分周対象の信
号を入力し、次段のスタティック型分周回路に入力する
ように機能する信号切替手段と、を備えて構成される。
【０００７】また、第２の発明の分周回路は、半導体集
積回路により形成され、初段にダイナミック型分周回路
を備え、次段以降に複数の縦続接続されたスタティック
型分周回路を備えて構成される分周回路において、第１
の入力端子より入力される第１の分周対象の信号を入力
して、初段の分周回路として機能するとともに、所定の
制御信号を介して、当該分周機能の停止を制御される前
記ダイナミック型分周回路と、前記ダイナミック型分周
回路から次段のスタティック型分周回路に接続される信
号線上に挿入接続される抵抗と、前記次段のスタティッ
ク型分周回路の入力端に接続され、前記ダイナミック型
分周回路の動作停止時に、第２の分周対象の信号を当該
次段のスタティック型分周回路に入力するように機能す
る第２の入力端子と、を備えて構成される。
積回路により形成され、初段にダイナミック型分周回路
を備え、次段以降に複数の縦続接続されたスタティック
型分周回路を備えて構成される分周回路において、第１
の入力端子より入力される第１の分周対象の信号を入力
して、初段の分周回路として機能するとともに、所定の
制御信号を介して、当該分周機能の停止を制御される前
記ダイナミック型分周回路と、前記ダイナミック型分周
回路から次段のスタティック型分周回路に接続される信
号線上に挿入接続される抵抗と、前記次段のスタティッ
ク型分周回路の入力端に接続され、前記ダイナミック型
分周回路の動作停止時に、第２の分周対象の信号を当該
次段のスタティック型分周回路に入力するように機能す
る第２の入力端子と、を備えて構成される。
【０００８】更に、第３の発明の分周回路は、半導体集
積回路により形成され、初段にダイナミック型分周回路
を備え、次段以降に複数の縦続接続されたスタティック
型分周回路を備えて構成される分周回路において、第１
の入力端子より入力される第１の分周対象の信号を入力
して、初段の分周回路として機能するとともに、所定の
制御信号を介して、当該分周機能の停止を制御される前
記ダイナミック型分周回路と、前記ダイナミック型分周
回路から次段のスタティック型分周回路に接続される信
号線上に挿入接続される抵抗と、出力端が、前記次段の
スタティック型分周回路の入力端に接続され、入力端
が、第２の入力端子に接続されて、前記ダイナミック型
分周回路の動作停止時に、第２の分周対象の信号を当該
次段のスタティック型分周回路に入力するように機能す
る入力バッファ回路と、を備えて構成される。
積回路により形成され、初段にダイナミック型分周回路
を備え、次段以降に複数の縦続接続されたスタティック
型分周回路を備えて構成される分周回路において、第１
の入力端子より入力される第１の分周対象の信号を入力
して、初段の分周回路として機能するとともに、所定の
制御信号を介して、当該分周機能の停止を制御される前
記ダイナミック型分周回路と、前記ダイナミック型分周
回路から次段のスタティック型分周回路に接続される信
号線上に挿入接続される抵抗と、出力端が、前記次段の
スタティック型分周回路の入力端に接続され、入力端
が、第２の入力端子に接続されて、前記ダイナミック型
分周回路の動作停止時に、第２の分周対象の信号を当該
次段のスタティック型分周回路に入力するように機能す
る入力バッファ回路と、を備えて構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
５１、入力端子５２および出力端子５３に対応して、ダ
イナミック型分周回路１と、切替スイッチ２と、縦続接
続されるＮ個のスタティック型分周回路３−１、……、
３−（Ｎ−１）、３−Ｎとを備えて構成される。なお、
切替スイッチ２の構成例としては、図２（ａ）および
（ｂ）に二つの実施例が明示されている。
である。図１に示されるように、本実施例は、入力端子
５１、入力端子５２および出力端子５３に対応して、ダ
イナミック型分周回路１と、切替スイッチ２と、縦続接
続されるＮ個のスタティック型分周回路３−１、……、
３−（Ｎ−１）、３−Ｎとを備えて構成される。なお、
切替スイッチ２の構成例としては、図２（ａ）および
（ｂ）に二つの実施例が明示されている。
【００１１】図２（ａ）においては、切替スイッチ２
は、ボンディングパッド２１、２２および２３が、相互
にボンディングワイヤ２４および２５により接続される
ように構成されており、ダイナミック型分周回路１の出
力はボンディングパッド２１に接続され、ボンディング
パッド２２の出力は次段のスタティック型分周回路３−
１に接続されて、ボンディングパッド２３に対しては、
入力端子５２が接続されている。この分周回路を用い
て、例えば６．４〜１５ＧＨｚ帯の信号を分周する場合
には、ボンディングパッド２１およびボンディングパッ
ド２２の二つのボンディングパッドはボンディングワイ
ヤ２４により接続され、入力端子５１より分周対象の信
号が入力される。この時の分周数は２N である。次に、
ＤＣ（直流）〜１１．４ＧＨｚ帯の信号を分周する場合
には、ボンディングパッド２２とボンディングパッド２
３はボンディングワイヤ２５により接続され、入力端子
５２より分周対象の信号が入力される。この場合におけ
る分周数は２N-1 となる。なお、図２（ａ）および
（ｂ）においては、それぞれ単相信号入力の場合のみに
ついて示しているが、両相信号の場合においても同様に
ボンディングワイヤにおり入力信号の切替えが可能であ
る。
は、ボンディングパッド２１、２２および２３が、相互
にボンディングワイヤ２４および２５により接続される
ように構成されており、ダイナミック型分周回路１の出
力はボンディングパッド２１に接続され、ボンディング
パッド２２の出力は次段のスタティック型分周回路３−
１に接続されて、ボンディングパッド２３に対しては、
入力端子５２が接続されている。この分周回路を用い
て、例えば６．４〜１５ＧＨｚ帯の信号を分周する場合
には、ボンディングパッド２１およびボンディングパッ
ド２２の二つのボンディングパッドはボンディングワイ
ヤ２４により接続され、入力端子５１より分周対象の信
号が入力される。この時の分周数は２N である。次に、
ＤＣ（直流）〜１１．４ＧＨｚ帯の信号を分周する場合
には、ボンディングパッド２２とボンディングパッド２
３はボンディングワイヤ２５により接続され、入力端子
５２より分周対象の信号が入力される。この場合におけ
る分周数は２N-1 となる。なお、図２（ａ）および
（ｂ）においては、それぞれ単相信号入力の場合のみに
ついて示しているが、両相信号の場合においても同様に
ボンディングワイヤにおり入力信号の切替えが可能であ
る。
【００１２】切替スイッチ２の他の例として、図２
（ｂ）においては、切替スイッチ２は、ＮＰＮトランジ
スタ２６および２７と、抵抗２８とにより構成されてお
り、初段のダイナミック型分周回路１の出力は、ＮＰＮ
トランジスタ２６のベースに接続されており、ＮＰＮト
ランジスタ２６のエミッタはスタティック型分周回路３
−１の入力側に接続され、入力端子５２はＮＰＮトラン
ジスタ２７のベースに接続されている。ＮＰＮトランジ
スタ２７のベースに接続されている入力端子５２に入力
される直流電圧を上げてゆくと、当該ＮＰＮトランジス
タ２６はオフの状態のなり、また逆に前記直流電圧を下
げてゆくと、ＮＰＮトランジスタ２７がオフの状態とな
って、両ＮＰＮトランジスタによるスイッチング回路が
形成される。
（ｂ）においては、切替スイッチ２は、ＮＰＮトランジ
スタ２６および２７と、抵抗２８とにより構成されてお
り、初段のダイナミック型分周回路１の出力は、ＮＰＮ
トランジスタ２６のベースに接続されており、ＮＰＮト
ランジスタ２６のエミッタはスタティック型分周回路３
−１の入力側に接続され、入力端子５２はＮＰＮトラン
ジスタ２７のベースに接続されている。ＮＰＮトランジ
スタ２７のベースに接続されている入力端子５２に入力
される直流電圧を上げてゆくと、当該ＮＰＮトランジス
タ２６はオフの状態のなり、また逆に前記直流電圧を下
げてゆくと、ＮＰＮトランジスタ２７がオフの状態とな
って、両ＮＰＮトランジスタによるスイッチング回路が
形成される。
【００１３】この分周回路を用いて、例えば、６．４〜
１５ＧＨｚ帯の入力信号を分周する場合には、入力端子
５２の電位は、ＮＰＮトランジスタ２７がオフ状態とな
るような低電位に設定されるか、または開放状態となる
ように電位設定が行われ、入力端子５１より分周対象の
信号が入力される。また、ＤＣ〜１１．４ＧＨｚ帯の入
力信号を分周する場合には、入力端子５２の電位は、Ｎ
ＰＮトランジスタ２６がオフ状態となるような高電位に
設定され、分周対象の信号は、入力端子５１ではなく、
入力端子５２より入力される。或はまた、初段のダイナ
ミック型分周回路１に対する供給電源をオフすることに
より、ＮＰＮトランジスタ２６のベース電位を入力端子
５２の電位よりも低い電位とし、その上で入力端子５２
より分周対象の信号が入力すればよい。
１５ＧＨｚ帯の入力信号を分周する場合には、入力端子
５２の電位は、ＮＰＮトランジスタ２７がオフ状態とな
るような低電位に設定されるか、または開放状態となる
ように電位設定が行われ、入力端子５１より分周対象の
信号が入力される。また、ＤＣ〜１１．４ＧＨｚ帯の入
力信号を分周する場合には、入力端子５２の電位は、Ｎ
ＰＮトランジスタ２６がオフ状態となるような高電位に
設定され、分周対象の信号は、入力端子５１ではなく、
入力端子５２より入力される。或はまた、初段のダイナ
ミック型分周回路１に対する供給電源をオフすることに
より、ＮＰＮトランジスタ２６のベース電位を入力端子
５２の電位よりも低い電位とし、その上で入力端子５２
より分周対象の信号が入力すればよい。
【００１４】次に、本発明の第２の実施例について説明
する。図３に示されるのは、第２の実施例を示すブロッ
ク図である。図３に示されるように、本実施例は、入力
端子５１、入力端子５２、出力端子５３および制御端子
５４に対応して、ダイナミック型分周回路１と、抵抗４
と、縦続接続されるＮ個のスタティック型分周回路３−
１、……、３−（Ｎ−１）、３−Ｎとを備えて構成され
る。スタティック型分周回路３−１、……、３−（Ｎ−
１）、３−Ｎについては、前述の第１の実施例の場合と
全く同様である。本実施例においては、分周対象の入力
信号の周波数帯に応じて、当該入力信号の入力端子とし
て、入力端子５１または５２の何れか一方の入力端子が
用いられるが、その場合に、制御端子５４に入力される
制御信号により、ダイナミック型分周回路１の機能を停
止状態とするか、または動作状態にするかの設定制御が
行われる。なお、本実施例におけるダイナミック型分周
回路１の内部構成例が、図４に示される。図４におい
て、ダイナミック型分周回路１は、入力端子５１および
制御端子５４に対応して、ハーフラッチ１１と、ＮＰＮ
トランジスタ１２、１３、１７、１９および２１と、抵
抗１４、１５、１６、１８、２０および２３と、ダイオ
ード２２とを備えて構成される。ダイナミック型分周回
路１とスタティック型分周回路３−１の間に接続されて
いる抵抗４は、インピーダンス整合用の抵抗である。
する。図３に示されるのは、第２の実施例を示すブロッ
ク図である。図３に示されるように、本実施例は、入力
端子５１、入力端子５２、出力端子５３および制御端子
５４に対応して、ダイナミック型分周回路１と、抵抗４
と、縦続接続されるＮ個のスタティック型分周回路３−
１、……、３−（Ｎ−１）、３−Ｎとを備えて構成され
る。スタティック型分周回路３−１、……、３−（Ｎ−
１）、３−Ｎについては、前述の第１の実施例の場合と
全く同様である。本実施例においては、分周対象の入力
信号の周波数帯に応じて、当該入力信号の入力端子とし
て、入力端子５１または５２の何れか一方の入力端子が
用いられるが、その場合に、制御端子５４に入力される
制御信号により、ダイナミック型分周回路１の機能を停
止状態とするか、または動作状態にするかの設定制御が
行われる。なお、本実施例におけるダイナミック型分周
回路１の内部構成例が、図４に示される。図４におい
て、ダイナミック型分周回路１は、入力端子５１および
制御端子５４に対応して、ハーフラッチ１１と、ＮＰＮ
トランジスタ１２、１３、１７、１９および２１と、抵
抗１４、１５、１６、１８、２０および２３と、ダイオ
ード２２とを備えて構成される。ダイナミック型分周回
路１とスタティック型分周回路３−１の間に接続されて
いる抵抗４は、インピーダンス整合用の抵抗である。
【００１５】本実施例において、ダイナミック型分周回
路１の機能を停止状態、即ちダイナミック型分周回路１
の出力をオフする場合について説明する。通常、分周回
路においては、その出力レベルを合わせるために、バッ
ファ増幅器およびエミッタフォロア回路等が出力段とし
て用いられている。図４に示されるダイナミック型分周
回路１においては、出力段としてバッファ増幅器の電流
源用トランジスタとして作用するＮＰＮトランジスタ１
９のベースには、制御端子５４が接続されている。分周
対象の入力信号として、６．４〜１５ＧＨｚ帯の信号を
分周する場合には、制御端子５４が開放状態に設定さ
れ、入力端子５１より当該入力信号が入力される。この
場合においては、ダイナミック型分周回路１は正常に動
作し、入力端子５１より入力される６．４〜１５ＧＨｚ
帯の信号は、分周されて出力端子５２より出力される。
路１の機能を停止状態、即ちダイナミック型分周回路１
の出力をオフする場合について説明する。通常、分周回
路においては、その出力レベルを合わせるために、バッ
ファ増幅器およびエミッタフォロア回路等が出力段とし
て用いられている。図４に示されるダイナミック型分周
回路１においては、出力段としてバッファ増幅器の電流
源用トランジスタとして作用するＮＰＮトランジスタ１
９のベースには、制御端子５４が接続されている。分周
対象の入力信号として、６．４〜１５ＧＨｚ帯の信号を
分周する場合には、制御端子５４が開放状態に設定さ
れ、入力端子５１より当該入力信号が入力される。この
場合においては、ダイナミック型分周回路１は正常に動
作し、入力端子５１より入力される６．４〜１５ＧＨｚ
帯の信号は、分周されて出力端子５２より出力される。
【００１６】次に、分周対象の入力信号として、ＤＣ〜
１１．４ＧＨｚ帯の信号を分周する場合には、制御端子
５４の電位はダイナミック型分周回路１の最低電位に固
定され、入力端子５２より当該信号が入力される。この
状態においては、ＮＰＮトランジスタ１９はオフ状態と
なり、バッファ増幅器に電流が流れなくなって、ダイナ
ミック型分周回路１の出力はオフされる。また、入力端
子５２にインピーダンス整合用の抵抗４が接続されてい
るために、ダイナミック型分周回路１の影響を受けるこ
となく、入力端子５２から分周対象の信号を入力するこ
とができる。
１１．４ＧＨｚ帯の信号を分周する場合には、制御端子
５４の電位はダイナミック型分周回路１の最低電位に固
定され、入力端子５２より当該信号が入力される。この
状態においては、ＮＰＮトランジスタ１９はオフ状態と
なり、バッファ増幅器に電流が流れなくなって、ダイナ
ミック型分周回路１の出力はオフされる。また、入力端
子５２にインピーダンス整合用の抵抗４が接続されてい
るために、ダイナミック型分周回路１の影響を受けるこ
となく、入力端子５２から分周対象の信号を入力するこ
とができる。
【００１７】次に、ダイナミック型分周回路１の電源
を、制御端子５４を介して制御用として利用する場合に
ついて図３および図４を参照して説明する。図４におい
て、制御端子５４に所定の電源電圧を与えると、ダイナ
ミック型分周回路１は正常な動作状態となり、入力端子
５１から入力される信号は、正常に分周されて出力され
る。また、制御端子５４の電位を所定の最低電位に設定
すると、ダイナミック型分周回路１は動作せず、この場
合においては、入力端子５２より入力される分周対象の
信号入力に影響を与えることはない。即ち、制御端子５
４を介して、ダイナミック型分周回路１に供給される電
源電圧による制御作用が行われる。
を、制御端子５４を介して制御用として利用する場合に
ついて図３および図４を参照して説明する。図４におい
て、制御端子５４に所定の電源電圧を与えると、ダイナ
ミック型分周回路１は正常な動作状態となり、入力端子
５１から入力される信号は、正常に分周されて出力され
る。また、制御端子５４の電位を所定の最低電位に設定
すると、ダイナミック型分周回路１は動作せず、この場
合においては、入力端子５２より入力される分周対象の
信号入力に影響を与えることはない。即ち、制御端子５
４を介して、ダイナミック型分周回路１に供給される電
源電圧による制御作用が行われる。
【００１８】図５に示されるのは、本発明の第５の実施
例を示す部分ブロック図であり、分周回路のダイナミッ
ク型分周回路１と、抵抗４と、スタティック型分周回路
３−１のみを部分的に示している図である。図５に示さ
るように、本実施例は、入力端子５１、入力端子５２お
よび制御端子５４に対応して、ダイナミック型分周回路
１と、抵抗４と、スタティック型分周回路３−１（スタ
ティック型分周回路３−２〜３−Ｎは省略されて図示さ
れていない）と、ＮＰＮトランジスタ３１および抵抗３
２を含むエミッタフォロアにより形成される入力バッフ
ァ回路５とを備えて構成される。本実施例は、前述の第
２の実施例の場合において、抵抗４を介してスタティッ
ク型分周回路３−１に接続される信号線路に、入力バッ
ファ回路５が接地点との間において接続された構成とな
っている。本実施例においては、入力端子５２における
寄生容量が、２段目のスタティック型分周回路３−１に
対する信号入力線に直接には付加されないので、第２の
実施例に対比して、前記寄生容量に起因する周波数特性
の劣化が低減されるという利点がある。
例を示す部分ブロック図であり、分周回路のダイナミッ
ク型分周回路１と、抵抗４と、スタティック型分周回路
３−１のみを部分的に示している図である。図５に示さ
るように、本実施例は、入力端子５１、入力端子５２お
よび制御端子５４に対応して、ダイナミック型分周回路
１と、抵抗４と、スタティック型分周回路３−１（スタ
ティック型分周回路３−２〜３−Ｎは省略されて図示さ
れていない）と、ＮＰＮトランジスタ３１および抵抗３
２を含むエミッタフォロアにより形成される入力バッフ
ァ回路５とを備えて構成される。本実施例は、前述の第
２の実施例の場合において、抵抗４を介してスタティッ
ク型分周回路３−１に接続される信号線路に、入力バッ
ファ回路５が接地点との間において接続された構成とな
っている。本実施例においては、入力端子５２における
寄生容量が、２段目のスタティック型分周回路３−１に
対する信号入力線に直接には付加されないので、第２の
実施例に対比して、前記寄生容量に起因する周波数特性
の劣化が低減されるという利点がある。
【００１９】なお、上記の実施例の動作説明において
は、総体的に、入力信号として単相信号の場合について
のみ説明を行っているが、分周対象の信号が両相信号の
場合においても、本発明が有効に適用されることは云う
までもない。
は、総体的に、入力信号として単相信号の場合について
のみ説明を行っているが、分周対象の信号が両相信号の
場合においても、本発明が有効に適用されることは云う
までもない。
【００２０】
【発明の効果】以上説明したように、本発明は、縦続接
続されるダイナミック型分周回路およびスタティック型
分周回路等により構成される分周回路に適用されて、初
段のダイナミック型分周回路より分周対象の信号を入力
することと、２段目のスタティック型分周回路より分周
対象の信号を入力することとを切替え選択する手段を設
けることにより、１チップの回路規模の小さい分周回路
により、高周波数帯ならび低周波数帯の両周波数帯域に
亘って、有効に分周動作を行うことができるという効果
がある。
続されるダイナミック型分周回路およびスタティック型
分周回路等により構成される分周回路に適用されて、初
段のダイナミック型分周回路より分周対象の信号を入力
することと、２段目のスタティック型分周回路より分周
対象の信号を入力することとを切替え選択する手段を設
けることにより、１チップの回路規模の小さい分周回路
により、高周波数帯ならび低周波数帯の両周波数帯域に
亘って、有効に分周動作を行うことができるという効果
がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における切替スイッチを示す回路
図である。
図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例におけるダイナミック分周回路を
示す回路図である。
示す回路図である。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図６】従来例を示すブロック図である。
１ ダイナミック型分周回路 ２ 切替スイッチ ３、３−１〜３−Ｎ スタティック型分周回路 ４、１４〜１６、１８、２０、２３、２８ 抵抗 ５ 入力バッファ回路 １１ ハーフラッチ １２、１３、１７、１９、２１、２６、２７ ＮＰＮ
トランジスタ ２１〜２３ ボンディングパッド ２４、２５ ボンディングワイヤ
トランジスタ ２１〜２３ ボンディングパッド ２４、２５ ボンディングワイヤ
Claims (3)
- 【請求項１】 半導体集積回路により形成され、初段に
ダイナミック型分周回路を備え、次段以降に複数の縦続
接続されたスタティック型分周回路を備えて構成される
分周回路において、 第１の入力端子より入力される第１の分周対象の信号を
入力して、初段の分周回路として機能する前記ダイナミ
ック型分周回路と、 前記ダイナミック型分周回路の出力端に接続され、当該
ダイナミック型分周回路の動作停止時に、第２の入力端
子より第２の分周対象の信号を入力し、次段のスタティ
ック型分周回路に入力するように機能する信号切替手段
と、 を備えることを特徴とする分周回路。 - 【請求項２】 半導体集積回路により形成され、初段に
ダイナミック型分周回路を備え、次段以降に複数の縦続
接続されたスタティック型分周回路を備えて構成される
分周回路において、 第１の入力端子より入力される第１の分周対象の信号を
入力して、初段の分周回路として機能するとともに、所
定の制御信号を介して、当該分周機能の停止を制御され
る前記ダイナミック型分周回路と、 前記ダイナミック型分周回路から次段のスタティック型
分周回路に接続される信号線上に挿入接続される抵抗
と、 前記次段のスタティック型分周回路の入力端に接続さ
れ、前記ダイナミック型分周回路の動作停止時に、第２
の分周対象の信号を当該次段のスタティック型分周回路
に入力するように機能する第２の入力端子と、 を備えることを特徴とする分周回路。 - 【請求項３】 半導体集積回路により形成され、初段に
ダイナミック型分周回路を備え、次段以降に複数の縦続
接続されたスタティック型分周回路を備えて構成される
分周回路において、 第１の入力端子より入力される第１の分周対象の信号を
入力して、初段の分周回路として機能するとともに、所
定の制御信号を介して、当該分周機能の停止を制御され
る前記ダイナミック型分周回路と、 前記ダイナミック型分周回路から次段のスタティック型
分周回路に接続される信号線上に挿入接続される抵抗
と、 出力端が、前記次段のスタティック型分周回路の入力端
に接続され、入力端が、第２の入力端子に接続されて、
前記ダイナミック型分周回路の動作停止時に、第２の分
周対象の信号を当該次段のスタティック型分周回路に入
力するように機能する入力バッファ回路と、 を備えることを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17785592A JPH0621806A (ja) | 1992-07-06 | 1992-07-06 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17785592A JPH0621806A (ja) | 1992-07-06 | 1992-07-06 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621806A true JPH0621806A (ja) | 1994-01-28 |
Family
ID=16038274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17785592A Pending JPH0621806A (ja) | 1992-07-06 | 1992-07-06 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621806A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10035367A1 (de) * | 2000-07-20 | 2002-02-14 | Infineon Technologies Ag | Frequenzteiler-Schaltungsanordnung |
| CN107276580A (zh) * | 2017-06-06 | 2017-10-20 | 江苏微远芯微系统技术有限公司 | 一种毫米波高速分频器 |
-
1992
- 1992-07-06 JP JP17785592A patent/JPH0621806A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10035367A1 (de) * | 2000-07-20 | 2002-02-14 | Infineon Technologies Ag | Frequenzteiler-Schaltungsanordnung |
| CN107276580A (zh) * | 2017-06-06 | 2017-10-20 | 江苏微远芯微系统技术有限公司 | 一种毫米波高速分频器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |