JP2985483B2 - モノリシック半導体集積回路化した周波数分周器 - Google Patents
モノリシック半導体集積回路化した周波数分周器Info
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- JP2985483B2 JP2985483B2 JP4062920A JP6292092A JP2985483B2 JP 2985483 B2 JP2985483 B2 JP 2985483B2 JP 4062920 A JP4062920 A JP 4062920A JP 6292092 A JP6292092 A JP 6292092A JP 2985483 B2 JP2985483 B2 JP 2985483B2
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- Japan
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】本発明は周波数分周器に関し、特に、モノ
リシックＩＣ化した周波数分周器に関する。
リシックＩＣ化した周波数分周器に関する。
【０００２】
【従来の技術】近年、コードレス電話機および移動体通
信等における需要の増大に伴ない、これらの機器におい
て用いられるチューナを構成するために、周波数シンセ
サイザ部の半導体集積化が進められている。この周波数
シンセサイザは、電圧制御発振器からの信号を分周する
分周器と位相同期系とにより形成されており、分周器に
おける分周比は、使用されるシステムにより多岐に亘っ
ており、また最近においては、通信の暗号化に対応する
ために、一つの分周器により、制御信号を介して１／１
０、１／１１などの分周比を切替えて動作させる２モジ
ューラス動作の分周器も実用されている。
信等における需要の増大に伴ない、これらの機器におい
て用いられるチューナを構成するために、周波数シンセ
サイザ部の半導体集積化が進められている。この周波数
シンセサイザは、電圧制御発振器からの信号を分周する
分周器と位相同期系とにより形成されており、分周器に
おける分周比は、使用されるシステムにより多岐に亘っ
ており、また最近においては、通信の暗号化に対応する
ために、一つの分周器により、制御信号を介して１／１
０、１／１１などの分周比を切替えて動作させる２モジ
ューラス動作の分周器も実用されている。
【０００３】従来は、これらの分周器をモノシリックな
半導体集積回路により製造する場合には、その都度、所
望の分周動作を実現する回路設計およびブロック設計を
行い、半導体集積回路の製造時に拡散工程および配線工
程において用いられるフォトレジストマスクを作製して
製造が行われている。
半導体集積回路により製造する場合には、その都度、所
望の分周動作を実現する回路設計およびブロック設計を
行い、半導体集積回路の製造時に拡散工程および配線工
程において用いられるフォトレジストマスクを作製して
製造が行われている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、モノシリックな半導体集積回路を
用いて分周器を製造する場合には、その都度、回路設計
からマスク設計まで行うことになり、開発までの期間が
長くなり、開発に要するコストも高くなるという欠点が
ある。
集積回路においては、モノシリックな半導体集積回路を
用いて分周器を製造する場合には、その都度、回路設計
からマスク設計まで行うことになり、開発までの期間が
長くなり、開発に要するコストも高くなるという欠点が
ある。
【０００５】しかも、最近の傾向として、使用されるシ
ステムが多様化され、またそれぞれに独自性が求められ
ているために、要求される分周比も広範に亘って要求さ
れる情況にあり、それに対応するコストが膨大になると
いう欠点がある。
ステムが多様化され、またそれぞれに独自性が求められ
ているために、要求される分周比も広範に亘って要求さ
れる情況にあり、それに対応するコストが膨大になると
いう欠点がある。
【０００６】
【課題を解決するための手段】本発明のモノリシックＩ
Ｃ化した周波数分周器は、周波数分周の用に供される複
数個の回路素子であって、動作速度の早い３個以上の高
速型Ｄタイプ・フリップフロップと前記Ｄタイプ・フリ
ップフロップと同数のレベルシフト回路とを含む高速回
路ブロックを構成するための回路素子と、動作速度が前
記Ｄタイプ・フリップフロップより遅い中・低速型Ｔタ
イプ・フリップフロップを複数個含む中・低速回路ブロ
ックを構成するための回路素子と、ＯＲゲート及びＮＯ
Ｒゲートを含む論理演算用回路ブロックを構成するため
の回路素子とを少なくとも含む下地回路を予め同一半導
体基板上に形成してなる集積回路基板と、配線工程で前
記集積回路基板上の前記高速型Ｄタイプ・フリップフロ
ップを構成するための回路素子、前記中・低速型Ｔタイ
プ・フリップフロップを構成するための回路素子、前記
ＯＲゲート又はＮＯＲゲートを構成するための回路素子
及び前記レベルシフト回路を構成する回路素子相互間の
接続を指定して形成した配線層とを含んでなる周波数分
周器である。
Ｃ化した周波数分周器は、周波数分周の用に供される複
数個の回路素子であって、動作速度の早い３個以上の高
速型Ｄタイプ・フリップフロップと前記Ｄタイプ・フリ
ップフロップと同数のレベルシフト回路とを含む高速回
路ブロックを構成するための回路素子と、動作速度が前
記Ｄタイプ・フリップフロップより遅い中・低速型Ｔタ
イプ・フリップフロップを複数個含む中・低速回路ブロ
ックを構成するための回路素子と、ＯＲゲート及びＮＯ
Ｒゲートを含む論理演算用回路ブロックを構成するため
の回路素子とを少なくとも含む下地回路を予め同一半導
体基板上に形成してなる集積回路基板と、配線工程で前
記集積回路基板上の前記高速型Ｄタイプ・フリップフロ
ップを構成するための回路素子、前記中・低速型Ｔタイ
プ・フリップフロップを構成するための回路素子、前記
ＯＲゲート又はＮＯＲゲートを構成するための回路素子
及び前記レベルシフト回路を構成する回路素子相互間の
接続を指定して形成した配線層とを含んでなる周波数分
周器である。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例におけるチップ上
の回路ブロックの配置図である。図１においては、一つ
のチップの中に、入力信号のプリアンプ回路ブロック
（以下、ＰＲＥ−ＡＭＰと云う）が１個、高速動作用の
Ｄタイプのフリップフロップ回路ブロック（以下、ＤＥ
Ｆと云う）が３個、このＤＥＦをＴタイプ・フリップフ
ロップ回路ブロックとして使用する時に、次段に対する
レベルシフト回路およびバッファ回路として用いられる
回路ブロック（以下、ＤＥＦ−ＢＵＦと云う）が３個、
２モジューラス動作時の論理構成用のＯＲ−ＮＯＲゲー
ト回路ブロック（以下、ＯＲ−ＮＯＲと云う）が７個、
中速動作用のＴタイム・フリップフロップ回路ブロック
（以下、ＴＦＦ−１と云う）が２個、低速動作用のＴタ
イム・フリップフロップ回路ブロック（以下、ＴＦＦ−
２と云う）が４個、出力バッファ回路ブロック（以下、
ＢＵＦと云う）が１個、そして、これらの回路ブロック
に参照電圧を供給する回路ブロック（以下、ＲＥＧと云
う）が含まれている。
の回路ブロックの配置図である。図１においては、一つ
のチップの中に、入力信号のプリアンプ回路ブロック
（以下、ＰＲＥ−ＡＭＰと云う）が１個、高速動作用の
Ｄタイプのフリップフロップ回路ブロック（以下、ＤＥ
Ｆと云う）が３個、このＤＥＦをＴタイプ・フリップフ
ロップ回路ブロックとして使用する時に、次段に対する
レベルシフト回路およびバッファ回路として用いられる
回路ブロック（以下、ＤＥＦ−ＢＵＦと云う）が３個、
２モジューラス動作時の論理構成用のＯＲ−ＮＯＲゲー
ト回路ブロック（以下、ＯＲ−ＮＯＲと云う）が７個、
中速動作用のＴタイム・フリップフロップ回路ブロック
（以下、ＴＦＦ−１と云う）が２個、低速動作用のＴタ
イム・フリップフロップ回路ブロック（以下、ＴＦＦ−
２と云う）が４個、出力バッファ回路ブロック（以下、
ＢＵＦと云う）が１個、そして、これらの回路ブロック
に参照電圧を供給する回路ブロック（以下、ＲＥＧと云
う）が含まれている。
【０００９】図１において、実線の矢印２０１は信号の
流れを表わしており、入力された信号１０１は、始めに
ＰＲＥ−ＡＭＰブロックにおいて増幅され、次に３個の
ＤＦＦブロックを経由する。このＤＦＦブロックは初段
の比較的に高速の信号が通るために、消費電流の比較的
大きな高速用の回路ブロックである。ＤＦＦブロックは
内部において、出力を入力に帰還することにより高速の
ＴＦＦブロックとして使用することも可能である。入力
信号１０１を１／２、１／４、１／８などの固定分周す
る場合には、このＤＦＦブロックをＴＦＦブロックとし
て用いる。ＴＦＦブロックは１段で１／２の分周を行
う。その際には、次段に対する接続において出力レベル
をシフトする必要があるために、ＤＦＦ−ＢＵＦブロッ
クが用いられる。２モジューラス動作時においては、こ
のＤＦＦブロック３個と、ＯＲ−ＮＯＲブロックにより
論理を構成する。帰還信号線の長さが長くならないよう
にＯＲ−ＮＯＲブロックは、ＤＦＦブロックに隣接して
配置されており、図１に示される細い実線２０２および
２０３は、それぞれ帰還信号の流れを示している。ＤＦ
Ｆブロックを経由して出力される信号は、更に分周を必
要とする場合には、ＴＦＦ−１ブロックおよびＴＦＦ−
２ブロックを経由してＢＵＦブロックを介して、出力信
号１０２として出力される。
流れを表わしており、入力された信号１０１は、始めに
ＰＲＥ−ＡＭＰブロックにおいて増幅され、次に３個の
ＤＦＦブロックを経由する。このＤＦＦブロックは初段
の比較的に高速の信号が通るために、消費電流の比較的
大きな高速用の回路ブロックである。ＤＦＦブロックは
内部において、出力を入力に帰還することにより高速の
ＴＦＦブロックとして使用することも可能である。入力
信号１０１を１／２、１／４、１／８などの固定分周す
る場合には、このＤＦＦブロックをＴＦＦブロックとし
て用いる。ＴＦＦブロックは１段で１／２の分周を行
う。その際には、次段に対する接続において出力レベル
をシフトする必要があるために、ＤＦＦ−ＢＵＦブロッ
クが用いられる。２モジューラス動作時においては、こ
のＤＦＦブロック３個と、ＯＲ−ＮＯＲブロックにより
論理を構成する。帰還信号線の長さが長くならないよう
にＯＲ−ＮＯＲブロックは、ＤＦＦブロックに隣接して
配置されており、図１に示される細い実線２０２および
２０３は、それぞれ帰還信号の流れを示している。ＤＦ
Ｆブロックを経由して出力される信号は、更に分周を必
要とする場合には、ＴＦＦ−１ブロックおよびＴＦＦ−
２ブロックを経由してＢＵＦブロックを介して、出力信
号１０２として出力される。
【００１０】なお、図２（ａ）は、１／８固定分周時に
おけるブロック構成の一例を示すブロック図であり、ま
た、図２（ｂ）は、１／１０、１／１１の２モジューラ
ス動作時におけるブロック構成の一例を示すブロック図
である。図２（ａ）においては、ＰＲＥ−ＡＭＰ１と、
ＤＦＦ２と、ＤＦＦ−ＢＵＦ３と、ＤＦＦ４と、ＤＦＦ
−ＢＵＦ５と、ＤＦＦ６と、ＤＦＦ−ＢＵＦ７と、ＢＵ
Ｆ８とが縦続接続される形で１／８固定分周時における
分周回路が構成されており、また、図２（ｂ）において
は、ＰＲＥ−ＡＭＰ９と、ＤＦＦ１０、１１および１２
と、ＤＦＦ−ＢＵＦ１３と、ＴＦＦ−１１ １４と、Ｂ
ＵＦ１５と、帰還回路を形成するＯＲ−ＮＯＲ１６、１
７および１８とにより、１／１０、１／１１の２モジュ
ーラス動作時における分周回路が構成されている。
おけるブロック構成の一例を示すブロック図であり、ま
た、図２（ｂ）は、１／１０、１／１１の２モジューラ
ス動作時におけるブロック構成の一例を示すブロック図
である。図２（ａ）においては、ＰＲＥ−ＡＭＰ１と、
ＤＦＦ２と、ＤＦＦ−ＢＵＦ３と、ＤＦＦ４と、ＤＦＦ
−ＢＵＦ５と、ＤＦＦ６と、ＤＦＦ−ＢＵＦ７と、ＢＵ
Ｆ８とが縦続接続される形で１／８固定分周時における
分周回路が構成されており、また、図２（ｂ）において
は、ＰＲＥ−ＡＭＰ９と、ＤＦＦ１０、１１および１２
と、ＤＦＦ−ＢＵＦ１３と、ＴＦＦ−１１ １４と、Ｂ
ＵＦ１５と、帰還回路を形成するＯＲ−ＮＯＲ１６、１
７および１８とにより、１／１０、１／１１の２モジュ
ーラス動作時における分周回路が構成されている。
【００１１】なお、これ以外の分周回路についても、上
記において示されている回路ブロックの組合わせにより
実現可能である。この半導体集積回路の製造に関して
は、先ず、各ブロックを構成するトランジスタ、抵抗お
よび容量などの各素子に至るまでを下地として半導体基
板上に作り込んでおく。この下地は、全て回路構成にお
いて共通である。そして、次に、各素子を接続する配線
工程において、所望の回路構成となるように配線の切替
調整が行われる。これにより、同一の下地を有する半導
体基板をベースとして、種々の要求性能に対応すること
のできる分周回路を効率よく製造するができる。
記において示されている回路ブロックの組合わせにより
実現可能である。この半導体集積回路の製造に関して
は、先ず、各ブロックを構成するトランジスタ、抵抗お
よび容量などの各素子に至るまでを下地として半導体基
板上に作り込んでおく。この下地は、全て回路構成にお
いて共通である。そして、次に、各素子を接続する配線
工程において、所望の回路構成となるように配線の切替
調整が行われる。これにより、同一の下地を有する半導
体基板をベースとして、種々の要求性能に対応すること
のできる分周回路を効率よく製造するができる。
【００１２】
【発明の効果】以上説明したように、本発明は、半導体
集積回路により形成される分周器に関して、当該半導体
集積回路における回路構成素子を下地として半導体基板
を共通化し、当該下地に対応する配線工程において、配
線を調整することのみにより各種要求性能に対応して分
周器を効率よく製造することができるとともに、開発期
間を大幅に短縮し、製造コストを削減することができる
という効果がある。
集積回路により形成される分周器に関して、当該半導体
集積回路における回路構成素子を下地として半導体基板
を共通化し、当該下地に対応する配線工程において、配
線を調整することのみにより各種要求性能に対応して分
周器を効率よく製造することができるとともに、開発期
間を大幅に短縮し、製造コストを削減することができる
という効果がある。
【図１】本発明の一実施例におけるチップ上の回路ブロ
ックの配置図である。
ックの配置図である。
【図２】本実施例による分周器の構成例を示すブロック
図である。
図である。
１、９ ＰＲＥ−ＡＭＰ ２、４、６、１０、１１、１２ ＤＦＦ ３、５、７、１３ ＤＦＦ−ＢＵＦ ８、１５ ＢＵＦ １４ ＴＦＦ−１ １６、１７、１８ ＯＲ−ＮＯＲ ＰＲＥ−ＡＭＰ プリアンプ回路ブロック ＤＦＦ フリップフロップ回路ブロック ＤＦＦ−ＢＵＦ レベルシフト／バッファ回路ブロッ
ク ＯＲ−ＮＯＲ ＯＲ−ＮＯＲゲート回路ブロック ＴＦＦ−１、ＴＦＦ−２ Ｔタイプ・フリップフロッ
プ回路ブロック ＢＵＦ 出力バッファ回路ブロック ＲＥＧ 定電圧回路ブロック
ク ＯＲ−ＮＯＲ ＯＲ−ＮＯＲゲート回路ブロック ＴＦＦ−１、ＴＦＦ−２ Ｔタイプ・フリップフロッ
プ回路ブロック ＢＵＦ 出力バッファ回路ブロック ＲＥＧ 定電圧回路ブロック
Claims (1)
- 【請求項１】 周波数分周の用に供される複数個の回路
素子であって、動作速度の早い３個以上の高速型Ｄタイ
プ・フリップフロップと前記Ｄタイプ・フリップフロッ
プと同数のレベルシフト回路とを含む高速回路ブロック
を構成するための回路素子と、動作速度が前記Ｄタイプ
・フリップフロップより遅い中・低速型Ｔタイプ・フリ
ップフロップを複数個含む中・低速回路ブロックを構成
するための回路素子と、ＯＲゲート及びＮＯＲゲートを
含む論理演算用回路ブロックを構成するための回路素子
とを少なくとも含む下地回路を予め同一半導体基板上に
形成してなる集積回路基板と、 配線工程で前記集積回路基板上の前記高速型Ｄタイプ・
フリップフロップを構成するための回路素子、前記中・
低速型Ｔタイプ・フリップフロップを構成するための回
路素子、前記ＯＲゲート又はＮＯＲゲートを構成するた
めの回路素子及び前記レベルシフト回路を構成する回路
素子相互間の接続を指定して形成した配線層とを含んで
なる、モノリシック半導体集積回路化した周波数分周
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062920A JP2985483B2 (ja) | 1992-03-19 | 1992-03-19 | モノリシック半導体集積回路化した周波数分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062920A JP2985483B2 (ja) | 1992-03-19 | 1992-03-19 | モノリシック半導体集積回路化した周波数分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268073A JPH05268073A (ja) | 1993-10-15 |
| JP2985483B2 true JP2985483B2 (ja) | 1999-11-29 |
Family
ID=13214182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062920A Expired - Fee Related JP2985483B2 (ja) | 1992-03-19 | 1992-03-19 | モノリシック半導体集積回路化した周波数分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985483B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69523457D1 (de) * | 1994-07-12 | 2001-11-29 | Photoelectron Corp | Röntgenstrahlgerät zum dosieren eines vorbestimmten strahlungsflusses auf innere flächen von körperhöhlen |
-
1992
- 1992-03-19 JP JP4062920A patent/JP2985483B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 「半導体ハンドブック（第２版）オーム社、昭和５２年１１月３０日株式会社、Ｐ．６００「３・２・６ マスタスライス方式のレイアウト」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268073A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990831 |
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