KR0161472B1 - 디코더 회로 - Google Patents
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Abstract
본 발명은 디코더 회로에 관해 게시한다. 종래의 디코더 회로는 9개의 트랜지스터로 구성하여 반도체 장치의 면적을 많이 차지하였으나, 본 발명의 디코더 회로는 6개의 트랜지스터를 사용함으로써 반도체 장치의 면적을 대폭 축소시킬 수가 있다.
Description
제1도는 종래의 디코더 회로.
제2도는 본 발명의 디코더 회로.
제3도는 상기 제2도를 이용한 멀티플렉서(Multiplexer)회로도.
본 발명은 디코더(Decoder) 회로에 관한 것으로서, 특히 바이폴라트랜지스터를 이용한 디코더 회로에 관한 것이다.
반도체 장치의 집적도를 높이려는 노력이 진행됨에 따라 회로의 기능은 그대로 유지하면서 구성을 간단하게 하려는 노력도 계속되고 있다. 따라서 본 발명에서도 단순한 디코더를 제시하고자 한다.
디코더 회로는 집적회로에서 가장 많이 이용되고 있는 회로중 하나로서, 그 역할은 여러 개의 입력 단자와 출력 단자가 있는 회로에서 입력단자의 어떤 조합에 신호가 가하여졌을 때 그 조합에 대응하는 하나의 출력 단자에 신호가 나타나게 하는 것이다.
제1도는 종래의 디코더 회로도를 나타낸다. 제1도는 크게 스위칭부(1)와 출력부(3)로 구별된다. 스위칭부(1)는 SEL1과 SEL2를 입력으로 가지며, R1저항(19)과 9개의 바이폴라트랜지스터(1,3,5,7,9,11,13,15,17)로 구성되어 있다. 그리고 출력부는 4개의 부하저항(21,23,25,27)과 4개의 출력단자(P1,P2,P3,P4)로 구성되어 있다.
제1도의 동작상태를 살펴보면, 먼저 SEL1과 SEL2가 하이(High)이면, 제1트랜지스터(1), 제2트랜지스터(5), 제6트랜지스터(11), 제7트랜지스터(13) 및 제9트랜지스터(17)만 온되어 P2만 하이가 된다. SEL1이 하이이고, SEL2가 로우(Low)이면, 제4트랜지스터(7), 제6트랜지스터(11) 및 제9트랜지스터(17)만 온되어 P1만 하이가 된다. SEL1이 로우이고, SEL2가 하이이면, 제2트랜지스터(3), 제3트랜지스터(5), 제5트랜지스터(9) 및 제7트랜지스터(13)만 온되어 출력 4만 하이가 된다. SEL1과 SEL2가 로우이면, 제2트랜지스터(3), 제4트랜지스터(7), 제5트랜지스터(9) 및 제8트랜지스터(17)만 온되어 P3만 하이가 된다.
제2도에 대한 진리표는 다음과 같다.
상술한 종래의 디코더 회로는 9개의 트랜지스터를 사용하고 있어서 반도체 장치의 집적도를 떨어뜨린다.
따라서 본 발명의 목적은 적은 수의 트랜지스터를 사용하여 회로를 간단하게 구성할 수 있는 디코더 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1선택단자와 제2선택단자를 갖는 디코더 회로에 있어서, 상기 제1선택단자에 베이스가 접속된 제1트랜지스터와, 상기 제1트랜지스터의 콜렉터와 전원전압 사이에 삽입된 저항과, 상기 제1트랜지스터의 콜렉터에 베이스가 접속되고 에미터는 접지단자에 접속된 제2트랜지스터와, 베이스는 상기 SEL2에 에미터는 접지단자에 접속된 제3트랜지스터와, 상기 제3트랜지스터의 콜렉터에 베이스가 접속되고 에미터는 접지단자에 접속된 제4트랜지스터와, 베이스는 상기 SEL2에 에미터는 접지단자에 접속된 제5트랜지스터 및 베이스는 상기 제4트랜지스터에 에미터는 접지단자에 접속된 제6트랜지스터를 구비하는 것을 특징으로 하는 디코더 회로를 제공한다.
상기 제1트랜지스터, 제2트랜지스터 제3트랜지스터, 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 NPN트랜지스터인 것이 바람직하다. 상기 본 발명에 의하여 디코더 회로를 갖는 반도체 장치의 면적을 축소시킬 수가 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명에 의한 디코더 회로를 나타낸다. 제2도는 6개의 바이폴라트랜지스터들(101,103,105,107,109,111)과 R1저항(121) 및 두 개의 입력(SEL1, SEL2)을 갖는 스위칭부(91)와 4개의 부하저항(123,125,127,129)들과 4개의 출력들(P5,P6,P7,P8)을 갖는 출력부(93)로 구성되어 있다. 상기 바이폴라트랜지스터들(101,103,105,107,109,111)은 NPN트랜지스터들이다. 구체적으로 SEL1의 제1트랜지스터(101)의 베이스에 접속되고, 제1트랜지스터(101)의 에미터와 콜렉터는 각각 GND(접지)와 R1(121)에 접속된다. 제1트랜지스터(101)의 콜렉터에 제2트랜지스터(103)의 베이스가 접속되고, 제2트랜지스터(103)의 에미터와 콜렉터는 각각 GND와 R5(129)에 접속된다.
SEL2는 제3트랜지스터(105)와 제5트랜지스터(109)의 베이스들에 접속되고, 제3트랜지스터(105)의 에미터와 콜렉터는 각각 GND와 P5 및 R2(123)에 접속된다. 상기 제5트랜지스터(109)의 에미터는 GND와 콜렉터는 P7 및 R4(127)에 접속된다. 또 상기 제3트랜지스터(105)의 콜렉터는 제4트랜지스터(107)와 제6트랜지스터(111)의 베이스들에 접속되고, 제4트랜지스터(107)의 에미터는 GND와 콜텍터는 P6 및 R3(125)에 접속된다. 제6트랜지스터(111)의 에미터는 GND와, 콜렉터는 P8 및 R5(129)에 접속된다. 그리고 Vcc(전원전압)가 R1(121), R2(123), R3(125), R4(127) 및 R5(129)에 접속되어 있다.
제2도의 동작을 보면, SEL1과 SEL2가 모두 하이이면, 제1트랜지스터(101), 제3트랜지스터(105) 및 제5트랜지스터(109)가 온되어 P5,P6,P7은 로우가 되고, P8만 하이로 출력된다. SEL1이 하이이고 SEL2가 로우이면, 제1트랜지스터(101), 제4트랜지스터(107) 및 제6트랜지스터(111)가 온되어 P5,P6,P8은 로우가 되고, P7만 하이가 된다. SEL1이 로우이고 SEL2가 하이이면, 제2트랜지스터(103), 제3트랜지스터(105) 및 제5트랜지스터(109)가 온되어 P6만 하이가 된다. SEL1과 SEL2모두 로우이면, 제2트랜지스터(103), 제4트랜지스터(107) 및 제6트랜지스터(111)가 온되어 P6,P7,P8은 로우가 되고 P5만 하이가 된다.
상기 결과는 다음의 진리표로 정리될 수 있다.
상기 표 2에서 보는바와 같이 제2도의 회로는 완벽한 디코더의 역할을 수행하게 된다.
제3도는 상기 제2도를 이용한 멀티플렉서 회로도이다. 제3도에서 I1, I2, I3, 및 I4는 입력이고 출력은 OP이다. 상기 입력들(I1,I2,I3,I4)은 SEL1과 SEL2에 의해서 선택되어진다. 즉, SEL1과 SEL2가 모두 하이이면 I4가 출력되고, SEL1이 하이이고 SEL2가 로우이면 I1이 출력되며, SEL1이 로우이고 SEL2가 하이이면 I2이 출력되고, SEL1과 SEL2가 모두 로우이면 I3가 출력된다. 설명한 바와 같이 제3도는 SEL1과 SEL2의 입력에 따라서 I1,I2,I3 및 I4를 선택할 수 있기 때문에 멀티플렉서의 역할을 수행하게 된다.
상술한 바와 같이 본 발명의 디코더 회로를 종래의 9개의 트랜지스터보다 3개가 적은 6개의 트랜지스터를 이용하여 구성함으로써 반도체 장치의 면적을 상당히 축소시킬 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (2)
- 제1선택단자와 제2선택단자를 갖는 디코더회로에 있어서, 상기 제1선택단자에 베이스가 접속된 제1트랜지스터 : 상기 제1트랜지스터의 콜렉터와 전원전압 사이에 삽입된 저항 : 상기 제1트랜지스터의 콜렉터에 베이스가 접속되고 에미터는 접지단자에 접속된 제2트랜지스터 : 베이스는 상기 SEL2에, 에미터는 접지단자에 접속된 제3트랜지스터 : 상기 제3트랜지스터의 콜렉터에 베이스가 접속되고, 에미터는 접지단자에 접속된 제4트랜지스터 : 베이스는 상기 SEL2에, 에미터는 접지단자에 접속된 제5트랜지스터 : 및 베이스는 상기 제4트랜지스터에, 에미터는 접지단자에 접속된 제6트랜지스터를 구비하는 것을 특징으로 하는 디코더 회로.
- 제1항에 있어서, 상기 제1트랜지스터, 제2트랜지스터, 제3트랜지스터, 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 NPN트랜지스터인 것을 특징으로 하는 디코더 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049701A KR0161472B1 (ko) | 1995-12-14 | 1995-12-14 | 디코더 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049701A KR0161472B1 (ko) | 1995-12-14 | 1995-12-14 | 디코더 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970055592A KR970055592A (ko) | 1997-07-31 |
| KR0161472B1 true KR0161472B1 (ko) | 1999-03-20 |
Family
ID=19439955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950049701A KR0161472B1 (ko) | 1995-12-14 | 1995-12-14 | 디코더 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0161472B1 (ko) |
-
1995
- 1995-12-14 KR KR1019950049701A patent/KR0161472B1/ko not_active IP Right Cessation
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| KR970055592A (ko) | 1997-07-31 |
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