JPS58159027A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPS58159027A JPS58159027A JP4079882A JP4079882A JPS58159027A JP S58159027 A JPS58159027 A JP S58159027A JP 4079882 A JP4079882 A JP 4079882A JP 4079882 A JP4079882 A JP 4079882A JP S58159027 A JPS58159027 A JP S58159027A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- level
- circuit
- supplied
- base
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＴ Ｔ Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａ
ｎｓｉｓｔｏｒＬｏｇｉｃ）＠路に関する。
ｎｓｉｓｔｏｒＬｏｇｉｃ）＠路に関する。
従来のＴＴＬ回路には、第１図に示す如き回路構成のも
のがある。Ｑ、はマルチエミッタトランジスタ、Ｑ２は
いわゆるＣ−Ｅ分割のためのトランジスタ、Ｑａ ＋
Ｑａはプッシュプル回路な構成すルトランジスタ、Ｑ
、もプッシュプル回路を構成する出力用トランジスタで
ある。ｌは、アクティブ・プルダウン回路でありて、入
出力＠違特性な改善する働きとトランジスタＱ、のベー
スニ蓄積さｎた電荷な強制的に放電させるためのもので
ある。シ璽ットキーダイオードＳＤ１．ＳＤ重はクラン
プ回路な構成する。なお、端子Ｔ、、Ｔ。
のがある。Ｑ、はマルチエミッタトランジスタ、Ｑ２は
いわゆるＣ−Ｅ分割のためのトランジスタ、Ｑａ ＋
Ｑａはプッシュプル回路な構成すルトランジスタ、Ｑ
、もプッシュプル回路を構成する出力用トランジスタで
ある。ｌは、アクティブ・プルダウン回路でありて、入
出力＠違特性な改善する働きとトランジスタＱ、のベー
スニ蓄積さｎた電荷な強制的に放電させるためのもので
ある。シ璽ットキーダイオードＳＤ１．ＳＤ重はクラン
プ回路な構成する。なお、端子Ｔ、、Ｔ。
には、パルス状の入力信号が供給さｎるーまた端子Ｔ、
には電源電圧ｖｃｃが供給され、端子Ｔ４からは出力信
号が得られる。端子Ｔ、はグラウンド用である。ところ
で、トランジスタＱＩ ＋Ｑ鵞＋Ｑｓ＋Ｑ、、Ｑ・は、
第２図に示す如きベースとコレクタ関ｔシ膿ットキバリ
アダイオードＳＢＤでクランプされたものである。第２
図に示す如き回路構成は既によく知られているが、その
目的はトランジスタの飽和領域を浅くして、トランジス
タのスイッチング速度電高めるためである。
には電源電圧ｖｃｃが供給され、端子Ｔ４からは出力信
号が得られる。端子Ｔ、はグラウンド用である。ところ
で、トランジスタＱＩ ＋Ｑ鵞＋Ｑｓ＋Ｑ、、Ｑ・は、
第２図に示す如きベースとコレクタ関ｔシ膿ットキバリ
アダイオードＳＢＤでクランプされたものである。第２
図に示す如き回路構成は既によく知られているが、その
目的はトランジスタの飽和領域を浅くして、トランジス
タのスイッチング速度電高めるためである。
上述の如く構成されたＴＴＬ回路において、端子Ｔｓに
電源電圧ｖｃｃが供給されると、抵抗Ｒ１を介してトラ
ンジスタＱ、にベース電圧が供給さｎ、抵抗Ｒ６を介し
てトランジスタＱｔＫコレクタ電圧が供給さｎる。また
抵抗Ｒ１を介してトランジスタＱｓ ｒ Ｑ４ ｉｃ
コレクタ電圧が供給され、端子Ｔ、が１／２ｖｃｃの電
圧レベルになされる。
電源電圧ｖｃｃが供給されると、抵抗Ｒ１を介してトラ
ンジスタＱ、にベース電圧が供給さｎ、抵抗Ｒ６を介し
てトランジスタＱｔＫコレクタ電圧が供給さｎる。また
抵抗Ｒ１を介してトランジスタＱｓ ｒ Ｑ４ ｉｃ
コレクタ電圧が供給され、端子Ｔ、が１／２ｖｃｃの電
圧レベルになされる。
なお抵抗Ｒ４は、トランジスタＱ４のバイアＸ［抗であ
る。
る。
この状態で、端子Ｔ、、Ｔ、にそれぞｒＬＨレベルの入
力信号が供給されると、トランジスタＱｌがオフ状ｌＩ
Ｋなる、従ってそのコレクタ電圧が高くなり、トランジ
スタＱ、のベース電圧Ｖ、 カ高くなって、これがオン
状ｌＩＫなる。この結果、トランジスタＱ、のベース電
圧ＶＢが低下するので、このトランジスタＱ、及びトラ
ンジスタＱ４がオフ状態になる。そしてトランジスタＱ
、はオン状態になるので、端子Ｔ４の電圧レベルはＬレ
ベルになる。
力信号が供給されると、トランジスタＱｌがオフ状ｌＩ
Ｋなる、従ってそのコレクタ電圧が高くなり、トランジ
スタＱ、のベース電圧Ｖ、 カ高くなって、これがオン
状ｌＩＫなる。この結果、トランジスタＱ、のベース電
圧ＶＢが低下するので、このトランジスタＱ、及びトラ
ンジスタＱ４がオフ状態になる。そしてトランジスタＱ
、はオン状態になるので、端子Ｔ４の電圧レベルはＬレ
ベルになる。
一方、端子Ｔ、、Ｔ、に供給されていた入力信号の何ｎ
かがＨレベルからＬレベルに切換えられると、トランジ
スタＱ、のコレクタ電圧が低下するＯ従りてトランジス
タＱ！はオフ状態になり、そのコレクタ電圧が高くなる
。この結果、トランジス’ Ｑｓ ｔ Ｑ４ カオン
状態になり、トランジスタＱ、がオフ状態になる。そし
て端子Ｔ、の電圧レベル、すなわち出力信号の電圧レベ
ルは、ＬレベルからＨレベルに変化する。
かがＨレベルからＬレベルに切換えられると、トランジ
スタＱ、のコレクタ電圧が低下するＯ従りてトランジス
タＱ！はオフ状態になり、そのコレクタ電圧が高くなる
。この結果、トランジス’ Ｑｓ ｔ Ｑ４ カオン
状態になり、トランジスタＱ、がオフ状態になる。そし
て端子Ｔ、の電圧レベル、すなわち出力信号の電圧レベ
ルは、ＬレベルからＨレベルに変化する。
ところで、トランジスタＱ、がオン状態に切換えらｎ時
、出力信号はＬレベルになるが、その電圧レベルなでき
るだけ低下させるために、トランジスタＱｓＫ過剰なベ
ース電流が流さｎる。この結果、トランジスタＱ、のベ
ースに電荷が蓄積さｎる。そしてトランジスタＱ、がオ
フ状ＩＩＶＣなり、トランジスタメＱ、がオン状層にな
って、出力信号がＬレベルからＨレベルになる時、上記
電荷な放電させないと第３図に示す如ぎ立上り部分の歪
んだ波形になる。この波形歪の発生を防止するためＫ、
従来は図示の如き回路構成のアクティブ・プルダウン回
路１が設けられている。すなわち、トランジスタＱｓが
オン状態からオフ状態に切換えられた時、ベースに蓄積
さｎた電荷によってベース電圧Ｖ□はオン状態の時の電
圧レベルを保持している。そしてベース電圧■□が抵抗
Ｒａ＆’介してトランジスタＱ６のコレクタに供給さｎ
、抵抗Ｒｓ＆介してベースに供給さｎる。この結果、ト
ランジスタＱ、がオン状ＩＩＫなって、上記蓄積さｎた
電荷がアースラインにｆＩＬｎる。このように蓄積さｎ
た電荷が放電されることにより、第３図に示す出力信号
の波形歪は若干補正される。しかし上述の回路構成では
、蓄積電荷の放電動作、いわゆる吸込み動作に時間がか
かり、波形歪の補正に限界がある。
、出力信号はＬレベルになるが、その電圧レベルなでき
るだけ低下させるために、トランジスタＱｓＫ過剰なベ
ース電流が流さｎる。この結果、トランジスタＱ、のベ
ースに電荷が蓄積さｎる。そしてトランジスタＱ、がオ
フ状ＩＩＶＣなり、トランジスタメＱ、がオン状層にな
って、出力信号がＬレベルからＨレベルになる時、上記
電荷な放電させないと第３図に示す如ぎ立上り部分の歪
んだ波形になる。この波形歪の発生を防止するためＫ、
従来は図示の如き回路構成のアクティブ・プルダウン回
路１が設けられている。すなわち、トランジスタＱｓが
オン状態からオフ状態に切換えられた時、ベースに蓄積
さｎた電荷によってベース電圧Ｖ□はオン状態の時の電
圧レベルを保持している。そしてベース電圧■□が抵抗
Ｒａ＆’介してトランジスタＱ６のコレクタに供給さｎ
、抵抗Ｒｓ＆介してベースに供給さｎる。この結果、ト
ランジスタＱ、がオン状ＩＩＫなって、上記蓄積さｎた
電荷がアースラインにｆＩＬｎる。このように蓄積さｎ
た電荷が放電されることにより、第３図に示す出力信号
の波形歪は若干補正される。しかし上述の回路構成では
、蓄積電荷の放電動作、いわゆる吸込み動作に時間がか
かり、波形歪の補正に限界がある。
従って本発明の目的とするところは、出力用トランジス
タに蓄積さｎた電荷を強制的に放電し、出力信号に埃わ
れる波形歪の発生を、防止したＴｒＬ回路を提供するこ
とＫある。
タに蓄積さｎた電荷を強制的に放電し、出力信号に埃わ
れる波形歪の発生を、防止したＴｒＬ回路を提供するこ
とＫある。
次に本発明ケ適用したＴＴＬ回路の一実施例につき、第
４図及び第５図を参照して説明する。なお従来例と同一
の回路動作ななす部分には、同−符号又は記号を付して
その説明を省略する。
４図及び第５図を参照して説明する。なお従来例と同一
の回路動作ななす部分には、同−符号又は記号を付して
その説明を省略する。
アクティブ・プルダウン回路Ｉにおいて、トランジスタ
Ｑ６のベースは、抵抗Ｒ，ヲ介してトランジスタＱ、の
エミッタに接続さｔでいる。そしてトランジスタＱ、の
コレクタは、抵抗Ｒ６を介してトランジスタＱ、のベー
スに接続さｎ、このトランジスタＱｓのベース電圧Ｖ□
がコレクタ電圧として供給されるようになされている。
Ｑ６のベースは、抵抗Ｒ，ヲ介してトランジスタＱ、の
エミッタに接続さｔでいる。そしてトランジスタＱ、の
コレクタは、抵抗Ｒ６を介してトランジスタＱ、のベー
スに接続さｎ、このトランジスタＱｓのベース電圧Ｖ□
がコレクタ電圧として供給されるようになされている。
上述の如き回路構成のアクディプ・プルダウン回路１は
、以下に述べるように動作する。
、以下に述べるように動作する。
端子Ｔ、、Ｔ、に供給される入力信号が、何ｎもＨレベ
ルである時は、トランジスタＱ、のベース電圧はＬレベ
ルである。従ってトランジスタＱ３はオフ状態であり、
トランク、スタＱ６にベース電流が流れずオフ状態であ
る、この時、トランジスタＱ、は上述の如く動作してオ
フ状態になり、出力信号の電圧レベルがＬレベルになる
。すなわち、上述の動作が行われている間、アクティブ
−プルダウン回路１はまったく無関係である。
ルである時は、トランジスタＱ、のベース電圧はＬレベ
ルである。従ってトランジスタＱ３はオフ状態であり、
トランク、スタＱ６にベース電流が流れずオフ状態であ
る、この時、トランジスタＱ、は上述の如く動作してオ
フ状態になり、出力信号の電圧レベルがＬレベルになる
。すなわち、上述の動作が行われている間、アクティブ
−プルダウン回路１はまったく無関係である。
一方、端子Ｔ、、Ｔ、に供給さｔていた入力信号のうち
何れかがＬレベルになると、トランジスタＱ、のコレク
タ電圧がＨレベルになる。そしてトランジスタＱ、がオ
ン状１ｌｌＫなり、エミッタ電流の一部分がトランジス
タＱ４のベース電流となる。従りてトランジスタＱ４が
オン状態になり、トランジスタＱ、にはペース電流が供
給されなくなってオフ状態になる。この結果、端子Ｔ、
に現われる出力信号の電圧レベルは、ＬレベルからＨレ
ベルに切換えられる。
何れかがＬレベルになると、トランジスタＱ、のコレク
タ電圧がＨレベルになる。そしてトランジスタＱ、がオ
ン状１ｌｌＫなり、エミッタ電流の一部分がトランジス
タＱ４のベース電流となる。従りてトランジスタＱ４が
オン状態になり、トランジスタＱ、にはペース電流が供
給されなくなってオフ状態になる。この結果、端子Ｔ、
に現われる出力信号の電圧レベルは、ＬレベルからＨレ
ベルに切換えられる。
トランジスタＱ、がオン状態に切換えらｎることによっ
て、抵抗Ｒｓ’に介してトランジスタＱ６にペース電流
が供給される。そしてトランジスタＱａのコレクタには
、トランジスタＱｓのベース電圧■□がコレクタ電圧と
して供給さｒＬる。従りてトランジスタＱ６は、トラン
ジスタＱ、がオフ状態になった一関から、こｎＫ同期し
てオン状−になる。これと同時に、トランジスタＱ５が
オフ状ｌｌＫなるので、この瞬間からトランジスタＱ。
て、抵抗Ｒｓ’に介してトランジスタＱ６にペース電流
が供給される。そしてトランジスタＱａのコレクタには
、トランジスタＱｓのベース電圧■□がコレクタ電圧と
して供給さｒＬる。従りてトランジスタＱ６は、トラン
ジスタＱ、がオフ状態になった一関から、こｎＫ同期し
てオン状−になる。これと同時に、トランジスタＱ５が
オフ状ｌｌＫなるので、この瞬間からトランジスタＱ。
９ベースに蓄積さｎた電荷の放電動作が行われる。
コノ際、注目すべきはトランジスタＱ６のベース電圧が
、上記電荷の減少にともなって変化しないことである。
、上記電荷の減少にともなって変化しないことである。
丁なわち、従来の回路構成では、蓄積さｎた電荷の放電
によってトランジスタＱ６のコレクタ電圧、ベース電圧
がともに低下する。
によってトランジスタＱ６のコレクタ電圧、ベース電圧
がともに低下する。
しかるに、本実施例における回路構成では、トランジス
タＱ、がオン状態である間、トランジスタＱｓＫ所定の
ペース電流が流ｎ、ベース電圧Ｃ低下することがない。
タＱ、がオン状態である間、トランジスタＱｓＫ所定の
ペース電流が流ｎ、ベース電圧Ｃ低下することがない。
従ってトランジスタＱ、のベースに蓄積さｎた電荷は、
トランジスタＱａ＆介してｍＷ的にアースラインに放電
される。従って放電時間が極めて短かく、第２図に示す
如き波形歪の発生が防止できる。
トランジスタＱａ＆介してｍＷ的にアースラインに放電
される。従って放電時間が極めて短かく、第２図に示す
如き波形歪の発生が防止できる。
なお上記アクティブ・プルダウン回路ｌは、第゛・１
５桑に示すような回路構成でもよい。
この場合、トランジスタＱ、のベースに蓄積さｎた電荷
は、２１１１ｍのトランジスタＱｅｔＱａ’によっで強
制的に放電される。そして出力信号の電圧レベルが、Ｌ
レベルからＨレベルに切換えられた時、出・力信号に波
形歪が現わルない、本発明は上述の如く、極めて簡単な
回路構成でありながら、ＴＴＬ回路において出力信号に
現わ扛る波形歪の発生を未然に防止できる。
は、２１１１ｍのトランジスタＱｅｔＱａ’によっで強
制的に放電される。そして出力信号の電圧レベルが、Ｌ
レベルからＨレベルに切換えられた時、出・力信号に波
形歪が現わルない、本発明は上述の如く、極めて簡単な
回路構成でありながら、ＴＴＬ回路において出力信号に
現わ扛る波形歪の発生を未然に防止できる。
第１図はアクティブ・プルダウン回路を有する従来のＴ
ＴＬ回路の回路図、第２図はシ１ットキバリアダイオー
ドでクランプされたトランジスタの回路図、第３図は
波形歪な示す出力波形図、第４図は本発明を通用したＴ
ＴＬ回路の一実施例を示す回路図、第５図は同上の変形
例を示ｊ回路図である。 Ｑｌ・・・マルチエミッタトランジスタ、Ｑ！・・・Ｃ
−Ｅ分割トランジスタ、Ｑｓ 、Ｑｌ −Ｑｓ ・
・・出力用トランジスタ、Ｑ＝ 、Ｑｔ・・・アクテ
ィブ・プルダウン回路を構成するトランジスタ、ｌ・・
・アクティブ・プルダウン回路。 代壌人 ９ｆ珊士 薄 １）利 幸輩ふを 第 ４ 図 ７゜ 第 ５ 図
ＴＬ回路の回路図、第２図はシ１ットキバリアダイオー
ドでクランプされたトランジスタの回路図、第３図は
波形歪な示す出力波形図、第４図は本発明を通用したＴ
ＴＬ回路の一実施例を示す回路図、第５図は同上の変形
例を示ｊ回路図である。 Ｑｌ・・・マルチエミッタトランジスタ、Ｑ！・・・Ｃ
−Ｅ分割トランジスタ、Ｑｓ 、Ｑｌ −Ｑｓ ・
・・出力用トランジスタ、Ｑ＝ 、Ｑｔ・・・アクテ
ィブ・プルダウン回路を構成するトランジスタ、ｌ・・
・アクティブ・プルダウン回路。 代壌人 ９ｆ珊士 薄 １）利 幸輩ふを 第 ４ 図 ７゜ 第 ５ 図
Claims (1)
- １、複数の入力端と檗−の出力端とを有する増幅器と、
この増幅器の出力信号の電圧レベルの変化に対応して互
いに逆位相の二つの出力信号を得るための信号分割回路
と、上記二つの出力信号が個別に供給さｎるグツシスプ
ル出力回路とを有するＴＴＬ回路において、放電用トラ
ンジスタの制御端を上記プツシ−プル回路な構成する一
方のトランジスタの入力端に接続するとともに、出力端
を上記ブツシュプル回路を構成する他方のトランジスタ
の入力端に接続し、上記他方のトランジスタが導通状態
から非導通状態に切換えらｎた時に、上記一方のトラン
ジスタの入力端のレベルｆ化に応答して上記放電用トラ
ンジスタな導通状態にし、上記他方のトランジスタの入
力端に蓄積された電荷が放電用トランジス２４介して放
電されることを％黴とするＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079882A JPS58159027A (ja) | 1982-03-17 | 1982-03-17 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079882A JPS58159027A (ja) | 1982-03-17 | 1982-03-17 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159027A true JPS58159027A (ja) | 1983-09-21 |
Family
ID=12590638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079882A Pending JPS58159027A (ja) | 1982-03-17 | 1982-03-17 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296427A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | Ｔｔｌ回路 |
-
1982
- 1982-03-17 JP JP4079882A patent/JPS58159027A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296427A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | Ｔｔｌ回路 |
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