JPH0296427A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPH0296427A JPH0296427A JP24813488A JP24813488A JPH0296427A JP H0296427 A JPH0296427 A JP H0296427A JP 24813488 A JP24813488 A JP 24813488A JP 24813488 A JP24813488 A JP 24813488A JP H0296427 A JPH0296427 A JP H0296427A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- level
- output
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＴＴＬ（トランジスタ・トランジスタ・ロジッ
ク）回路に関し、出力レベルがハイ（Ｈ）レベルからロ
ー（Ｌ）レベルに、またはＬレベルからＨレベルに遷移
する際に流れるスパイク電流を減少させるようにしたＴ
ＴＬ回路に関する。
ク）回路に関し、出力レベルがハイ（Ｈ）レベルからロ
ー（Ｌ）レベルに、またはＬレベルからＨレベルに遷移
する際に流れるスパイク電流を減少させるようにしたＴ
ＴＬ回路に関する。
従来の技術
第３図は、従来から知られているＴＴＬ回路の一例とし
て、インバータとして動作する回路を示す。
て、インバータとして動作する回路を示す。
第３図において、Ｄｌはｐｎ接合ダイオード、Ｄ２はシ
ョットキーバリヤダイオード（以下単に「ダイオード」
と記す） 、Ｑ２．Ｑ３．Ｑ４．Ｑ６．Ｑ７はそのコレ
クタとベース間にダイオードが接続されたショットキー
バリヤクランプダイオード付ｎｐｎトランジスタ（以下
単に「トランジスタ」と記す）、Ｑ５はｎｐｎトランジ
スタ、Ｒ３，Ｒ４，Ｒｓ、Ｒｅ、Ｒ７゜Ｒｅは抵抗であ
って、Ｑ３はベースに印加された入力信号の位相を同方
向位相と逆方向位相に分けるいわゆるフェーズスプリッ
タ、Ｑ６は出力トランジスタである。またトランジスタ
Ｑ７と抵抗Ｒ？、 Ｒ８によりいわゆるプルダウン回路
２が構成され、さらにダーリントン接続されたトランジ
スタＱ４゜Ｑ５と抵抗Ｒ６によりいわゆるオフバッファ
回路１が構成される。
ョットキーバリヤダイオード（以下単に「ダイオード」
と記す） 、Ｑ２．Ｑ３．Ｑ４．Ｑ６．Ｑ７はそのコレ
クタとベース間にダイオードが接続されたショットキー
バリヤクランプダイオード付ｎｐｎトランジスタ（以下
単に「トランジスタ」と記す）、Ｑ５はｎｐｎトランジ
スタ、Ｒ３，Ｒ４，Ｒｓ、Ｒｅ、Ｒ７゜Ｒｅは抵抗であ
って、Ｑ３はベースに印加された入力信号の位相を同方
向位相と逆方向位相に分けるいわゆるフェーズスプリッ
タ、Ｑ６は出力トランジスタである。またトランジスタ
Ｑ７と抵抗Ｒ？、 Ｒ８によりいわゆるプルダウン回路
２が構成され、さらにダーリントン接続されたトランジ
スタＱ４゜Ｑ５と抵抗Ｒ６によりいわゆるオフバッファ
回路１が構成される。
出力レベルをＨレベルからＬレベルに遷移させる際のス
パイク電流を減少させる対策どしては抵抗Ｒ６の値を小
さくすることによってトランジスタＱ５のベース蓄積電
荷を急速に流し出し、トランジスタＱ５のオフする時間
を早め、スパイク電流の流れる時間を短（する方法があ
り、また出力レベルがＬレベルからＨレベルに遷移する
際のスパイク電流を減少させる対策としてはプルダウン
回路の抵抗Ｒ？、Ｒ８の値を小さ（することにより、ト
ランジスタＱ６のベース蓄留電荷を急速に流し出しトラ
ンジスタＱ６のオフする時間を早めスパイク電流の流れ
る時間を短くすることによる方法がある。
パイク電流を減少させる対策どしては抵抗Ｒ６の値を小
さくすることによってトランジスタＱ５のベース蓄積電
荷を急速に流し出し、トランジスタＱ５のオフする時間
を早め、スパイク電流の流れる時間を短（する方法があ
り、また出力レベルがＬレベルからＨレベルに遷移する
際のスパイク電流を減少させる対策としてはプルダウン
回路の抵抗Ｒ？、Ｒ８の値を小さ（することにより、ト
ランジスタＱ６のベース蓄留電荷を急速に流し出しトラ
ンジスタＱ６のオフする時間を早めスパイク電流の流れ
る時間を短くすることによる方法がある。
発明が解決しようとする課題
しかしながら、このような従来技術によっては、トラン
ジスタＱｓ、Ｑａのベースに流れ込む電流が減少し、出
力電流ドライブ能力が低下する。
ジスタＱｓ、Ｑａのベースに流れ込む電流が減少し、出
力電流ドライブ能力が低下する。
また出力電流ドライブ能力を確保するために、抵抗Ｒ２
，Ｒ３，Ｒ４の値を小さくすれば、消費電力が増大する
という問題点かあつ、た。
，Ｒ３，Ｒ４の値を小さくすれば、消費電力が増大する
という問題点かあつ、た。
本発明は、上記間組点に鑑みてなされたもので、わずか
な電流で出力レベルを検出し、出力トランジスタのオン
、オフをコントロールすることによってスパイク電流を
減少させたＴＴＬ回路を提供することを目的とする。
な電流で出力レベルを検出し、出力トランジスタのオン
、オフをコントロールすることによってスパイク電流を
減少させたＴＴＬ回路を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のＴＴＬ回路は、その
一端が、前記オフバッファ回路の初段トランジスタのエ
ミッタに接続され出力レベルがＨレベルであることを検
出するＨレベル検出回路と、出力トランジスタのベース
・エミッタ間をＨレベル検出回路からの信号を受けてク
ランプし、出力トランジスタをオフさせるクランプ回路
の構成を有している。
一端が、前記オフバッファ回路の初段トランジスタのエ
ミッタに接続され出力レベルがＨレベルであることを検
出するＨレベル検出回路と、出力トランジスタのベース
・エミッタ間をＨレベル検出回路からの信号を受けてク
ランプし、出力トランジスタをオフさせるクランプ回路
の構成を有している。
作用
この構成により、出力レベルが遷移する際のスパイク電
流を防止することができる。
流を防止することができる。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例にむけるＴＴＬの回
路図である。前述した第３図の従来回路と同様にインバ
ータとして動作する。本実施例の回路が第３図の従来回
路を相違する点は、出力電圧がＨレベルであることを検
出するＩ（レベル検出回路３と、Ｈレベル検出回路３か
らの信号を受けて出力トランジスタＱ６のベース電位を
同トランジスタＱ６がオフする電位にクランプするクラ
ンプ回路４が設けられている点である。第２図は第１図
の具体的な実施例であり、Ｈレベル検出回路３が抵抗Ｒ
１，Ｒ２で、クランプ回路４がトランジスタＱ（で構成
されている。
明する。第１図は本発明の一実施例にむけるＴＴＬの回
路図である。前述した第３図の従来回路と同様にインバ
ータとして動作する。本実施例の回路が第３図の従来回
路を相違する点は、出力電圧がＨレベルであることを検
出するＩ（レベル検出回路３と、Ｈレベル検出回路３か
らの信号を受けて出力トランジスタＱ６のベース電位を
同トランジスタＱ６がオフする電位にクランプするクラ
ンプ回路４が設けられている点である。第２図は第１図
の具体的な実施例であり、Ｈレベル検出回路３が抵抗Ｒ
１，Ｒ２で、クランプ回路４がトランジスタＱ（で構成
されている。
第２図のＴＴＬ回路についてその動作を説明する。
まず入力電圧ＶＩＮがＨレベル（例えば約３Ｖ）のとき
、トランジスタＱ２．Ｑ３．Ｑ６はオンしており、出力
電圧ＶＯＵＴはＬレベル（例えば０．３Ｖ）になってい
る。このときトランジスタＱｓ、Ｑ＋はオフしている。
、トランジスタＱ２．Ｑ３．Ｑ６はオンしており、出力
電圧ＶＯＵＴはＬレベル（例えば０．３Ｖ）になってい
る。このときトランジスタＱｓ、Ｑ＋はオフしている。
次に入力電圧ＶＩＮがＨレベルからＬレベル（例えばＯ
Ｖ）になり、出力電圧ｖｏｕ’ｒがＬレベルからＨレベ
ル（例えば約３．６Ｖ）になる際の過渡的状態を考えて
みる。入力電圧ＶＩＮがＬレベルになりトランジスタＱ
３のコレ２２８点の電位が上昇し、例えば約１．４ｖに
なるとトランジスタＱ１はオンし始め、トランジスタＱ
６のベース電流を急速に減少させトランジスタＱ６はオ
フし始める。ａ点の電位がさらに上昇すると、トランジ
スタＱ６は完全にオフし、トランジスタＱ５がオンする
。ａ点の電位の上昇と共に、出力電圧Ｖ ０ｔｌＴも上
昇し、Ｈレベルとなる。したがって、トランジスタＱｓ
、Ｑｅが同時にオンしている時間を非常に短くすること
ができ、スパイク電流を大幅に減少させることができる
。
Ｖ）になり、出力電圧ｖｏｕ’ｒがＬレベルからＨレベ
ル（例えば約３．６Ｖ）になる際の過渡的状態を考えて
みる。入力電圧ＶＩＮがＬレベルになりトランジスタＱ
３のコレ２２８点の電位が上昇し、例えば約１．４ｖに
なるとトランジスタＱ１はオンし始め、トランジスタＱ
６のベース電流を急速に減少させトランジスタＱ６はオ
フし始める。ａ点の電位がさらに上昇すると、トランジ
スタＱ６は完全にオフし、トランジスタＱ５がオンする
。ａ点の電位の上昇と共に、出力電圧Ｖ ０ｔｌＴも上
昇し、Ｈレベルとなる。したがって、トランジスタＱｓ
、Ｑｅが同時にオンしている時間を非常に短くすること
ができ、スパイク電流を大幅に減少させることができる
。
次に入力端子ＶＩＮがＬレベルからＨレベルになり、出
力電圧ｖｏｕｒがＨレベルからＬレベルになる場合を考
えてみる。入力電圧がＬレベルのときトランジスタＱ４
．Ｑ５．Ｑｓはオンしており、トランジスタＱ３．Ｑ６
はオフしており、ａ点の電位はＶＣＣとほぼ同電位とな
っている。入力電圧がＬレベルからＨレベルになると、
トランジスタＱ３はオンし始め、ａ点の電位は下降し始
める。この時点ではトランジスタＱ＋はオンしており、
トランジスタＱ６のベースには電流は供給されずオフ状
態のままである。ａ点の電位が例えば約１．４ｖまで下
降して（ると、トランジスタＱ１はオフし始め、トラン
ジスタＱ６のベースに電流が供給され、トランジスタＱ
６はオンし始める。このときトランジスタＱ５はオフし
始めており、ａ点の電位がさらに下降することによって
完全にオフする。
力電圧ｖｏｕｒがＨレベルからＬレベルになる場合を考
えてみる。入力電圧がＬレベルのときトランジスタＱ４
．Ｑ５．Ｑｓはオンしており、トランジスタＱ３．Ｑ６
はオフしており、ａ点の電位はＶＣＣとほぼ同電位とな
っている。入力電圧がＬレベルからＨレベルになると、
トランジスタＱ３はオンし始め、ａ点の電位は下降し始
める。この時点ではトランジスタＱ＋はオンしており、
トランジスタＱ６のベースには電流は供給されずオフ状
態のままである。ａ点の電位が例えば約１．４ｖまで下
降して（ると、トランジスタＱ１はオフし始め、トラン
ジスタＱ６のベースに電流が供給され、トランジスタＱ
６はオンし始める。このときトランジスタＱ５はオフし
始めており、ａ点の電位がさらに下降することによって
完全にオフする。
したがって、出力電圧Ｖ ＯＵＴがＰレベルからＬレベ
ルになる場合も、出力電圧ＶＯＵＴがＬレベルからＨレ
ベルになる場合と同様に、スパイク電流を大幅に減少さ
せることができる。
ルになる場合も、出力電圧ＶＯＵＴがＬレベルからＨレ
ベルになる場合と同様に、スパイク電流を大幅に減少さ
せることができる。
なお上記実施例では各トランジスタに周知のショットキ
ーバリヤクランプダイオード付トランジスタを用いるも
のとして説明したが、これら各トランジスタを通常のト
ランジスタに置き換えても本発明の動作原理に変わりは
ない。
ーバリヤクランプダイオード付トランジスタを用いるも
のとして説明したが、これら各トランジスタを通常のト
ランジスタに置き換えても本発明の動作原理に変わりは
ない。
発明の効果
以上のように、本発明によればその一端が前記オフバッ
ファ回路の初段トランジスタのエミッタに接続され出力
レベルがＨレベルであることを検出するＨレベル検出回
路と前記出力トランジスタのベース・エミッタ間をＨレ
ベル検出回路からの信号を受けてクランプし前記出力ト
ランジスタをオフさせるクランプ回路を設けることによ
って、スパイク電流を減少させた優れたＴＴＬ回路を実
現することができる。
ファ回路の初段トランジスタのエミッタに接続され出力
レベルがＨレベルであることを検出するＨレベル検出回
路と前記出力トランジスタのベース・エミッタ間をＨレ
ベル検出回路からの信号を受けてクランプし前記出力ト
ランジスタをオフさせるクランプ回路を設けることによ
って、スパイク電流を減少させた優れたＴＴＬ回路を実
現することができる。
第１図は本発明の実施例ＴＴＬ回路の構成図、第２図は
本発明の実施例ＴＴＬ回路の具体回路図、第３図は従来
のＴＴＬ回路の回路図である。 １・・・・・・オフバッファ回路、２・・・・・・プル
ダウン回路、３・・・・・・１ルーベル検出回路、４・
・・・・・クランプ回路、Ｄビ・・・・・ｐｎ接合ダイ
オード、Ｄ２・・・・・・ショットキーバリヤダイオー
ド、Ｑ２・・・・・・トランジスタ、Ｑｊ・・・・・・
トランジスタ（フェーズスプリッタ）、Ｑ４． ＱＳ・
・・・・・オフバッファ回路のトランジスタ、Ｑ６・・
・・・・出力トランジスタ、Ｑｌ・・・・・・プルダウ
ン回路のトランジスタ、Ｑｌ・・・・・・クランプ回路
とじてのトランジスタ、Ｒ３，Ｒ４＋ Ｒｓ・・・・・
・抵抗、Ｒ６・・・・・・オフバッファ回路の抵抗、Ｒ
？、 Ｒｅ・・・・・・プルダウン回路の抵抗、Ｒ１，
Ｒ２・・・・・・Ｈレベル検出回路としての抵抗。 代理人の氏名 弁理士 粟野正単 はか１名？ ５−ｈ Ｑｊ ・ Ｑ−一〇ｓ、Ｑフー− Ｉ ｚ オフバワファ回５ プル９つンロ路 Ｈしベル換出口路 り ラ ン ブ 回 路 抵抗 トフンジズ９（フエーズスプリー＋９）出力トランジス
タ トランジスタ Ｐｎ Ｐ＃ 含 タ イ オ − トシ：
Ｉットキーバリｉダイオード ＠１図 ＲＩ−Ｒａ −− ｌｊｓ −・− 偽 − ９＋、（Ｊｒ、ｔｋ、（ＪｓＪｈ ”−Ｑ＋ Ｄ２−・− 了フバッファ回諾 ブルジウンロ路 Ｈしベル楕出口路 り ラ ン プ 目 「シ ｂ 祖 トランジスタ〔）Ｉ−ズズプリ叩り 出Ｄトランジスタ ト フ ン ジ ズ タ Ｐｎ帰合タイす−ド シＩ！ットキーバリｉタイτ−ド ？ Ｒ３・〜 Ｑ２．Ｑ−、Ｑｓ、Ｑｔ Ｉ ｚ −−− すフバッファＥｌ路 プルタウンロ路 低 抗 トランジス９（フエーズズプリ・＋９）出方トランジス
タ ト ラ ン ジ ス タ Ｐｎｆ艷会つイフ「−ド シ３−ｌト干−バリヤ９イオード 図 し −」
本発明の実施例ＴＴＬ回路の具体回路図、第３図は従来
のＴＴＬ回路の回路図である。 １・・・・・・オフバッファ回路、２・・・・・・プル
ダウン回路、３・・・・・・１ルーベル検出回路、４・
・・・・・クランプ回路、Ｄビ・・・・・ｐｎ接合ダイ
オード、Ｄ２・・・・・・ショットキーバリヤダイオー
ド、Ｑ２・・・・・・トランジスタ、Ｑｊ・・・・・・
トランジスタ（フェーズスプリッタ）、Ｑ４． ＱＳ・
・・・・・オフバッファ回路のトランジスタ、Ｑ６・・
・・・・出力トランジスタ、Ｑｌ・・・・・・プルダウ
ン回路のトランジスタ、Ｑｌ・・・・・・クランプ回路
とじてのトランジスタ、Ｒ３，Ｒ４＋ Ｒｓ・・・・・
・抵抗、Ｒ６・・・・・・オフバッファ回路の抵抗、Ｒ
？、 Ｒｅ・・・・・・プルダウン回路の抵抗、Ｒ１，
Ｒ２・・・・・・Ｈレベル検出回路としての抵抗。 代理人の氏名 弁理士 粟野正単 はか１名？ ５−ｈ Ｑｊ ・ Ｑ−一〇ｓ、Ｑフー− Ｉ ｚ オフバワファ回５ プル９つンロ路 Ｈしベル換出口路 り ラ ン ブ 回 路 抵抗 トフンジズ９（フエーズスプリー＋９）出力トランジス
タ トランジスタ Ｐｎ Ｐ＃ 含 タ イ オ − トシ：
Ｉットキーバリｉダイオード ＠１図 ＲＩ−Ｒａ −− ｌｊｓ −・− 偽 − ９＋、（Ｊｒ、ｔｋ、（ＪｓＪｈ ”−Ｑ＋ Ｄ２−・− 了フバッファ回諾 ブルジウンロ路 Ｈしベル楕出口路 り ラ ン プ 目 「シ ｂ 祖 トランジスタ〔）Ｉ−ズズプリ叩り 出Ｄトランジスタ ト フ ン ジ ズ タ Ｐｎ帰合タイす−ド シＩ！ットキーバリｉタイτ−ド ？ Ｒ３・〜 Ｑ２．Ｑ−、Ｑｓ、Ｑｔ Ｉ ｚ −−− すフバッファＥｌ路 プルタウンロ路 低 抗 トランジス９（フエーズズプリ・＋９）出方トランジス
タ ト ラ ン ジ ス タ Ｐｎｆ艷会つイフ「−ド シ３−ｌト干−バリヤ９イオード 図 し −」
Claims (1)
- フェーズスプリッタ、オフバッファ回路、出力トランジ
スタを有するＴＴＬ回路において、前記オフバッファ回
路の初段のトランジスタのエミッタに接続され、出力電
圧がハイレベルであることを検出するハイレベル検出回
路と、前記ハイレベル検出回路に接続され出力電圧がハ
イレベルであるとき前記出力トランジスタのベース・エ
ミッタ間電圧をクランプし、オフさせるクランプ回路を
有し、出力電圧レベルが切り換わる際に流れるスパイク
電流を減少させることを特徴とするＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24813488A JPH0296427A (ja) | 1988-09-30 | 1988-09-30 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24813488A JPH0296427A (ja) | 1988-09-30 | 1988-09-30 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296427A true JPH0296427A (ja) | 1990-04-09 |
Family
ID=17173733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24813488A Pending JPH0296427A (ja) | 1988-09-30 | 1988-09-30 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296427A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159027A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | Ｔｔｌ回路 |
-
1988
- 1988-09-30 JP JP24813488A patent/JPH0296427A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159027A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | Ｔｔｌ回路 |
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