JPH0328605Y2 - - Google Patents
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- JPH0328605Y2 JPH0328605Y2 JP1984162799U JP16279984U JPH0328605Y2 JP H0328605 Y2 JPH0328605 Y2 JP H0328605Y2 JP 1984162799 U JP1984162799 U JP 1984162799U JP 16279984 U JP16279984 U JP 16279984U JP H0328605 Y2 JPH0328605 Y2 JP H0328605Y2
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- Japan
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- transistor
- switching
- transistors
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- voltage
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- 238000007599 discharging Methods 0.000 claims description 18
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 claims 1
- 230000004888 barrier function Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000004043 responsiveness Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はトランジスタスイツチング回路に関
し、特にPNP及びNPNトランジスタをコンプリ
メンタリにプツシユプル接続したスイツチング素
子を有する回路に関する。
し、特にPNP及びNPNトランジスタをコンプリ
メンタリにプツシユプル接続したスイツチング素
子を有する回路に関する。
この種のトランジスタスイツチング回路として
従来、第４図に示すように、スイツチング素子と
してPNP型のスイツチングトランジスタTR１及
びNPN型のスイツチングトランジスタTR２を
電源＋VCC及び−VCC間に直列にプツシユプル接
続した構成のものがある。
従来、第４図に示すように、スイツチング素子と
してPNP型のスイツチングトランジスタTR１及
びNPN型のスイツチングトランジスタTR２を
電源＋VCC及び−VCC間に直列にプツシユプル接
続した構成のものがある。
スイツチングトランジスタTR１及びTR２の
ベースには、トランジスタTR１及びTR２を交
互にオン動作させるための駆動入が与えられ、か
くしてトランジスタTR１がオン動作したとき共
通接続されたコレクタから導出された出力端子
TOにほぼ正側電源電圧＋VCCになる出力VOUT
が得られ、その後トランジスタTR１がオフ動作
し、かつトランジスタTR２がオン動作したとき
出力端子TOにほぼ負側電源電圧−VCCになる出
力VOUTが得られる。
ベースには、トランジスタTR１及びTR２を交
互にオン動作させるための駆動入が与えられ、か
くしてトランジスタTR１がオン動作したとき共
通接続されたコレクタから導出された出力端子
TOにほぼ正側電源電圧＋VCCになる出力VOUT
が得られ、その後トランジスタTR１がオフ動作
し、かつトランジスタTR２がオン動作したとき
出力端子TOにほぼ負側電源電圧−VCCになる出
力VOUTが得られる。
かくして出力端子TOにはトランジスタTR１
及びTR２が交互にオンオフ動作することによ
り、正の電圧＋VCCから負の電圧−VCCまで変化
する交流出力を得ることができる。
及びTR２が交互にオンオフ動作することによ
り、正の電圧＋VCCから負の電圧−VCCまで変化
する交流出力を得ることができる。
ところが第４図のように、PNPトランジスタ
及びNPNトランジスタをコンプリメンタリにプ
ツシユプル接続した構成のトランジスタスイツチ
ング回路においては、スイツチングトランジスタ
TR１及びTR２がオフ動作する際に、オン動作
時にベースに蓄積された電荷に起因して、当該蓄
積電荷が放電し終わるまでの間オフ状態に切換わ
ることができず、その間コレクタ電流が流れ続け
る問題がある。
及びNPNトランジスタをコンプリメンタリにプ
ツシユプル接続した構成のトランジスタスイツチ
ング回路においては、スイツチングトランジスタ
TR１及びTR２がオフ動作する際に、オン動作
時にベースに蓄積された電荷に起因して、当該蓄
積電荷が放電し終わるまでの間オフ状態に切換わ
ることができず、その間コレクタ電流が流れ続け
る問題がある。
例えばスイツチングトランジスタTR２にオフ
信号が与えられ、かつスイツチングトランジスタ
TR１にオン信号が与えられたとき、トランジス
タTR１のエミツタ−ベース間に電流I1が流れ、
これが抵抗Ｒ１を流れる電流と共に、入力信号源
側に流れる電流I0となる。これにより出力端子
TOの電圧レベルが上昇する。
信号が与えられ、かつスイツチングトランジスタ
TR１にオン信号が与えられたとき、トランジス
タTR１のエミツタ−ベース間に電流I1が流れ、
これが抵抗Ｒ１を流れる電流と共に、入力信号源
側に流れる電流I0となる。これにより出力端子
TOの電圧レベルが上昇する。
やがて出力端子TOの出力レベルが、正の電源
電圧＋VCC近くまで上昇すると、トランジスタ
TR１のコレクタ及びエミツタ間電圧がほぼ０
〔Ｖ〕になり、ベース電流はエミツタ−ベース間
を流れていた電流I1からコレクタ−ベース間を流
れる電流I2に切換わる。
電圧＋VCC近くまで上昇すると、トランジスタ
TR１のコレクタ及びエミツタ間電圧がほぼ０
〔Ｖ〕になり、ベース電流はエミツタ−ベース間
を流れていた電流I1からコレクタ−ベース間を流
れる電流I2に切換わる。
この状態において、トランジスタTR１にオフ
制御入力が与えられ、かつトランジスタTR２に
オン制御入力が与えられると、トランジスタTR
１の入力信号源側に流れていた電流I0が０になる
と共に、トランジスタTR２の信号源側から電圧
I0が流れ始める。従つて出力端子TOの電圧レベ
ルはトランジスタTR２を通じて負電源−VCCの
方向に低下させようとするが、トランジスタTR
１がベースに蓄積されている電荷が抵抗Ｒ１を通
じて放電し終わるまでの間オフ動作できず、従つ
てトランジスタTR１からコレクタ電流が流れ続
けるため出力端子TOの出力レベルは低下できず
に高い信号レベルをそのまま保持し続ける。その
結果入力端にスイツチング信号が与えられても、
スイツチングトランジスタTR１及びTR２でな
るスイツチング回路は、応動時間が遅れることに
なる。
制御入力が与えられ、かつトランジスタTR２に
オン制御入力が与えられると、トランジスタTR
１の入力信号源側に流れていた電流I0が０になる
と共に、トランジスタTR２の信号源側から電圧
I0が流れ始める。従つて出力端子TOの電圧レベ
ルはトランジスタTR２を通じて負電源−VCCの
方向に低下させようとするが、トランジスタTR
１がベースに蓄積されている電荷が抵抗Ｒ１を通
じて放電し終わるまでの間オフ動作できず、従つ
てトランジスタTR１からコレクタ電流が流れ続
けるため出力端子TOの出力レベルは低下できず
に高い信号レベルをそのまま保持し続ける。その
結果入力端にスイツチング信号が与えられても、
スイツチングトランジスタTR１及びTR２でな
るスイツチング回路は、応動時間が遅れることに
なる。
かかる不都合に加えて、第４図の構成によれ
ば、スイツチングトランジスタTR１がベースの
蓄積電荷に基づいてオフ動作できない状態におい
ては、トランジスタTR１及びTR２を通じて正
側電源＋VCCから負側電源−VCCに貫通電流ITが流
れ、従つて電源が無駄に消費されるため全体とし
ての効率が低下することを避け得ない。
ば、スイツチングトランジスタTR１がベースの
蓄積電荷に基づいてオフ動作できない状態におい
ては、トランジスタTR１及びTR２を通じて正
側電源＋VCCから負側電源−VCCに貫通電流ITが流
れ、従つて電源が無駄に消費されるため全体とし
ての効率が低下することを避け得ない。
この問題を解決する方法として従来、第５図に
示すように、スイツチングトランジスタTR１及
びTR２のベース及びコレクタ間に並列にシヨツ
トキバリアダイオードSD１及びSD２をそれぞれ
接続し、これによりトランジスタTR１及びTR
２のベース−コレクタ間電圧を常に比較的低い電
圧に押さえるようにすることにより、トランジス
タTR１又はTR２がオン動作したとき飽和領域
に入らないように抑制するような回路が提案され
ている。因にシヨツトキバリアダイオードは両端
電圧を約0.4〔Ｖ〕に保持するので、オン時のコレ
クタ−ベース電圧（＝0.7〔Ｖ〕）より低い電圧に
保持できるので、トランジスタTR１又はTR２
が飽和領域では動作し得なくなる。
示すように、スイツチングトランジスタTR１及
びTR２のベース及びコレクタ間に並列にシヨツ
トキバリアダイオードSD１及びSD２をそれぞれ
接続し、これによりトランジスタTR１及びTR
２のベース−コレクタ間電圧を常に比較的低い電
圧に押さえるようにすることにより、トランジス
タTR１又はTR２がオン動作したとき飽和領域
に入らないように抑制するような回路が提案され
ている。因にシヨツトキバリアダイオードは両端
電圧を約0.4〔Ｖ〕に保持するので、オン時のコレ
クタ−ベース電圧（＝0.7〔Ｖ〕）より低い電圧に
保持できるので、トランジスタTR１又はTR２
が飽和領域では動作し得なくなる。
しかしこの方法によると、回路内にシヨツトキ
バリアダイオードを組込まなければならないの
で、スイツチング回路をIC化する場合に、特別
な製造工適程を必要とする問題があり、さらにト
ランジスタTR１及びTR２の動作電圧がシヨツ
トキバリアダイオードSD１及びSD２によつて低
い電圧に押さえられるために高い電圧で動作させ
るような回路を作ることが困難である問題があ
る。
バリアダイオードを組込まなければならないの
で、スイツチング回路をIC化する場合に、特別
な製造工適程を必要とする問題があり、さらにト
ランジスタTR１及びTR２の動作電圧がシヨツ
トキバリアダイオードSD１及びSD２によつて低
い電圧に押さえられるために高い電圧で動作させ
るような回路を作ることが困難である問題があ
る。
本考案は以上の点を考慮してなされたもので、
第４図においてベース蓄積電荷に基づいて生ずる
不都合を一挙に解決し得るようにしたトランジス
タスイツチング回路を提案しようとするものであ
る。
第４図においてベース蓄積電荷に基づいて生ずる
不都合を一挙に解決し得るようにしたトランジス
タスイツチング回路を提案しようとするものであ
る。
かかる問題点を解決するため本考案において
は、一対のスイツチングトランジスタTR１，
TR２のベース及びエミツタ間に並列にそれぞれ
蓄積電荷放電用トランジスタTR３，TR４を接
続するようにする。
は、一対のスイツチングトランジスタTR１，
TR２のベース及びエミツタ間に並列にそれぞれ
蓄積電荷放電用トランジスタTR３，TR４を接
続するようにする。
スイツチングトランジスタTR１（又はTR２）
がオン動作状態からオフ動作する際に、蓄積電荷
放電用トランジスタTR３（又はTR４）がオン
動作してスイツチングトランジスタTR１（又は
TR２）ベース蓄積電荷が放電されることによ
り、当該蓄積電荷は十分に低い等価抵抗を有する
トランジスタのコレクタ−エミツタを通じて短時
間の間に放電され、かくして入力信号に対する出
力信号の応答性を高めることができる。
がオン動作状態からオフ動作する際に、蓄積電荷
放電用トランジスタTR３（又はTR４）がオン
動作してスイツチングトランジスタTR１（又は
TR２）ベース蓄積電荷が放電されることによ
り、当該蓄積電荷は十分に低い等価抵抗を有する
トランジスタのコレクタ−エミツタを通じて短時
間の間に放電され、かくして入力信号に対する出
力信号の応答性を高めることができる。
これと共に蓄積電荷放電用トランジスタTR
３，TR４のベース蓄積放電時間によつてスイツ
チングトランジスタを貫通して流れる電流の発生
を未然に防止し得る。
３，TR４のベース蓄積放電時間によつてスイツ
チングトランジスタを貫通して流れる電流の発生
を未然に防止し得る。
以下図面について本考案の一実施例を詳述す
る。第４図及び第５図との対応部分に同一符号を
付して示す第１図において、PNPトランジスタ
でなるスイツチングトランジスタTR１のベース
及びエミツタ間に並列PNPトランジスタである
蓄積電荷放電用トランジスタTR３を接続し、同
様にNPNトランジスタでなるスイツチングトラ
ンジスタTR２のベース及びエミツタ間に並列に
NPNトランジスタでなる蓄積電荷放電用トラン
ジスタTR４を接続する。トランジスタTR３の
コレクタにはNPNトランジスタでなるスイツチ
ング駆動用トランジスタTR５が接続され、その
ベースに正の基準電源Ｅ１が接続されている。
る。第４図及び第５図との対応部分に同一符号を
付して示す第１図において、PNPトランジスタ
でなるスイツチングトランジスタTR１のベース
及びエミツタ間に並列PNPトランジスタである
蓄積電荷放電用トランジスタTR３を接続し、同
様にNPNトランジスタでなるスイツチングトラ
ンジスタTR２のベース及びエミツタ間に並列に
NPNトランジスタでなる蓄積電荷放電用トラン
ジスタTR４を接続する。トランジスタTR３の
コレクタにはNPNトランジスタでなるスイツチ
ング駆動用トランジスタTR５が接続され、その
ベースに正の基準電源Ｅ１が接続されている。
かくしてトランジスタTR３がオン動作してい
るときには、これを通じてトランジスタTR５の
コレクタに正の電源電圧＋VCCが供給されること
により、トランジスタTR５がオフ動作すると共
に、このコレクタに接続されたトランジスタTR
１をオフ動作させる。この状態からトランジスタ
TR３がオフ制御されると、トランジスタTR５
のコレクタに正の電源電圧＋VCCが供給されなく
なるので、このトランジスタTR５がオン動作
し、これによりそのコレクタ電圧が低下してトラ
ンジスタTR１がオン制御される。
るときには、これを通じてトランジスタTR５の
コレクタに正の電源電圧＋VCCが供給されること
により、トランジスタTR５がオフ動作すると共
に、このコレクタに接続されたトランジスタTR
１をオフ動作させる。この状態からトランジスタ
TR３がオフ制御されると、トランジスタTR５
のコレクタに正の電源電圧＋VCCが供給されなく
なるので、このトランジスタTR５がオン動作
し、これによりそのコレクタ電圧が低下してトラ
ンジスタTR１がオン制御される。
これと同様にして、トランジスタTR４のコレ
クタにはベースに正の基準電源Ｅ２を接続してな
るPNPトランジスタでなるスイツチング駆動用
トランジスタTR６が接続され、これらのトラン
ジスタTR４及びTR６が正側のトランジスタTR
３及びTR５と逆動作することによつてスイツチ
ングトランジスタTR２をトランジスタTR１と
逆動作させる。
クタにはベースに正の基準電源Ｅ２を接続してな
るPNPトランジスタでなるスイツチング駆動用
トランジスタTR６が接続され、これらのトラン
ジスタTR４及びTR６が正側のトランジスタTR
３及びTR５と逆動作することによつてスイツチ
ングトランジスタTR２をトランジスタTR１と
逆動作させる。
スイツチング駆動用トランジスタTR５及び
TR６のエミツタは共通に抵抗Ｒ３の一端に接続
され、この抵抗Ｒ３の他端にそれぞれNPNトラ
ンジスタでなる正側入力トランジスタTR７及び
PNPトランジスタでなる負側入力トランジスタ
TR８のエミツタが共通に接続されている。これ
らの入力トランジスタTR７及びTR８のベース
には制御入力信号VINが供給される入力端子TI
に接続され、コレクタがそれぞれバイアス負荷抵
抗Ｒ４及びＲ５を通じて電源＋VCC及び−VCCに
それぞれ接続されると共に、トランジスタTR７
及びTR８のコレクタが蓄積電荷放電用トランジ
スタTR３及びTR４のベースに接続される。
TR６のエミツタは共通に抵抗Ｒ３の一端に接続
され、この抵抗Ｒ３の他端にそれぞれNPNトラ
ンジスタでなる正側入力トランジスタTR７及び
PNPトランジスタでなる負側入力トランジスタ
TR８のエミツタが共通に接続されている。これ
らの入力トランジスタTR７及びTR８のベース
には制御入力信号VINが供給される入力端子TI
に接続され、コレクタがそれぞれバイアス負荷抵
抗Ｒ４及びＲ５を通じて電源＋VCC及び−VCCに
それぞれ接続されると共に、トランジスタTR７
及びTR８のコレクタが蓄積電荷放電用トランジ
スタTR３及びTR４のベースに接続される。
第１図の構成において制御入力信号VINが低
い電圧レベルでなる論理「Ｌ」レベルに立下つた
態になると（第２図Ａ）、トランジスタTR７が
オフかつ、トランジスタTR８がオン制御され
る。このとき正側回路において、トランジスタ
TR７のコレクタ電圧が正の電源電圧＋VCCの方
向に上昇するので、蓄積電荷放電用トランジスタ
TR３がオフ動作し、これによりトランジスタ５
がオン動作する。そこでトランジスタTR５のコ
レクタ電圧Ｖ１（第２図Ｂ）従つてスイツチング
トランジスタTR１のベース電圧が低下するの
で、このトランジスタTR１がオン動作して出力
端子TOには正の電圧＋VCCに近い入力端子電圧
VOUT（第２図Ｄ）が送出される。
い電圧レベルでなる論理「Ｌ」レベルに立下つた
態になると（第２図Ａ）、トランジスタTR７が
オフかつ、トランジスタTR８がオン制御され
る。このとき正側回路において、トランジスタ
TR７のコレクタ電圧が正の電源電圧＋VCCの方
向に上昇するので、蓄積電荷放電用トランジスタ
TR３がオフ動作し、これによりトランジスタ５
がオン動作する。そこでトランジスタTR５のコ
レクタ電圧Ｖ１（第２図Ｂ）従つてスイツチング
トランジスタTR１のベース電圧が低下するの
で、このトランジスタTR１がオン動作して出力
端子TOには正の電圧＋VCCに近い入力端子電圧
VOUT（第２図Ｄ）が送出される。
これに対して負側回路においては正側回路の各
トランジスタに対応するトランジスタが逆動作
し、これによりスイツチングトランジスタTR２
がオフ動作状態に制御される。従つてこの状態に
おいてはスイツチング出力VOUTの電圧は高い
電圧レベルに保持される。
トランジスタに対応するトランジスタが逆動作
し、これによりスイツチングトランジスタTR２
がオフ動作状態に制御される。従つてこの状態に
おいてはスイツチング出力VOUTの電圧は高い
電圧レベルに保持される。
この状態においてはトランジスタTR１のエミ
ツタ又はコレクタから流れ込む電流がベース電流
になつてトランジスタTR５、抵抗Ｒ３、トラン
ジスタTR８、抵抗Ｒ５を通じて負側電源−VCC
に流れ、これによりトランジスタTR１のベース
容量に電荷が蓄積される状態になる。
ツタ又はコレクタから流れ込む電流がベース電流
になつてトランジスタTR５、抵抗Ｒ３、トラン
ジスタTR８、抵抗Ｒ５を通じて負側電源−VCC
に流れ、これによりトランジスタTR１のベース
容量に電荷が蓄積される状態になる。
この状態において、第２図の時点t1で制御入力
信号VINが高い電圧でなる論理「Ｈ」レベルに
立上がると、トランジスタTR７がオン動作し、
そのコレクタ電圧が低下してトランジスタTR３
がオン制御される。このときスイツチングトラン
ジスタTR１のベースはトランジスタTR３を通
じて正の電源＋VCCに接続される状態になるの
で、トランジスタTR１のベースに蓄積されてい
た電荷はこのトランジスタTR３を通じて電源＋
VCCに放電される。そしてその放電時間は、トラ
ンジスタTR３の等価抵抗が十分に低いので、非
常に短い時間になる。
信号VINが高い電圧でなる論理「Ｈ」レベルに
立上がると、トランジスタTR７がオン動作し、
そのコレクタ電圧が低下してトランジスタTR３
がオン制御される。このときスイツチングトラン
ジスタTR１のベースはトランジスタTR３を通
じて正の電源＋VCCに接続される状態になるの
で、トランジスタTR１のベースに蓄積されてい
た電荷はこのトランジスタTR３を通じて電源＋
VCCに放電される。そしてその放電時間は、トラ
ンジスタTR３の等価抵抗が十分に低いので、非
常に短い時間になる。
この放電がなされると、そのトランジスタTR
１のベース電圧Ｖ１が論理「Ｈ」レベルに立上り
（第２図Ｂ）、トランジスタTR１がオフ制御され
ると共に、トランジスタTR５がオフ制御され
る。
１のベース電圧Ｖ１が論理「Ｈ」レベルに立上り
（第２図Ｂ）、トランジスタTR１がオフ制御され
ると共に、トランジスタTR５がオフ制御され
る。
これに対して負側回路において、制御入力信号
VINが論理「Ｈ」に立上がつた時トランジスタ
TR８がオフ動作することにより、そのコレクタ
電圧が低下してトランジスタTR４がオフ制御さ
れる。ところがこのトランジスタTR４のベース
にはそのオン動作時にベースに電荷が蓄積されて
おり、これが抵抗Ｒ５を通じて放電し終わるまで
オフ動作することができず、従つてそのコレクタ
電圧Ｖ２は、第２図Ｃに示すように負電源電圧−
VCCの電圧でなる論理「Ｌ」レベルのままにな
る。従つてスイツチングトランジスタTR２はオ
フ動作状態に制御されるので、出力電圧VOUT
の信号レベルは高い電圧レベル＋VCCに維持され
る。
VINが論理「Ｈ」に立上がつた時トランジスタ
TR８がオフ動作することにより、そのコレクタ
電圧が低下してトランジスタTR４がオフ制御さ
れる。ところがこのトランジスタTR４のベース
にはそのオン動作時にベースに電荷が蓄積されて
おり、これが抵抗Ｒ５を通じて放電し終わるまで
オフ動作することができず、従つてそのコレクタ
電圧Ｖ２は、第２図Ｃに示すように負電源電圧−
VCCの電圧でなる論理「Ｌ」レベルのままにな
る。従つてスイツチングトランジスタTR２はオ
フ動作状態に制御されるので、出力電圧VOUT
の信号レベルは高い電圧レベル＋VCCに維持され
る。
やがて第２図の時点t2おいて、トランジスタ
TR４のベースの蓄積電荷が抵抗Ｒ５を通じて放
電し終わると、このトランジスタTR４がオフ動
作してそのコレクタ電圧Ｖ２を論理「Ｈ」に立上
げる（第２図Ｃ）。従つてトランジスタTR２が
オン制御され、このトランジスタTR２を通じて
出力電圧VOUTが負側電源−VCCの電圧に低下す
る状態になる（第２図Ｄ）。
TR４のベースの蓄積電荷が抵抗Ｒ５を通じて放
電し終わると、このトランジスタTR４がオフ動
作してそのコレクタ電圧Ｖ２を論理「Ｈ」に立上
げる（第２図Ｃ）。従つてトランジスタTR２が
オン制御され、このトランジスタTR２を通じて
出力電圧VOUTが負側電源−VCCの電圧に低下す
る状態になる（第２図Ｄ）。
この状態はその後時点t3で制御入力信号VINが
論理「Ｌ」に立下がるまで維持される。やがて時
点t3になつて制御入力信号VINが論理「Ｌ」レベ
ルに立下がると、負側回路において入力トランジ
スタTR８がオン状態に復帰することによつてト
ランジスタTR４がオン制御される。このオン切
換時には蓄積電荷の問題はないのでトランジスタ
TR４は直ちにオン動作し、従つてそのコレクタ
電圧Ｖ２（第２図Ｃ）も直ちに論理「Ｌ」レベル
に立下がつてトランジスタTR２をオフ制御す
る。ところがトランジスタTR２は時点t3以前に
おいてはオン状態にあつたので、そのベースには
電荷が蓄積されているが、この電荷はトランジス
タTR４を通じて負側電源−VCCに十分に短い時
間の間に放電されてしまうので、トランジスタ
TR２は急速にオフ状態に復帰する。
論理「Ｌ」に立下がるまで維持される。やがて時
点t3になつて制御入力信号VINが論理「Ｌ」レベ
ルに立下がると、負側回路において入力トランジ
スタTR８がオン状態に復帰することによつてト
ランジスタTR４がオン制御される。このオン切
換時には蓄積電荷の問題はないのでトランジスタ
TR４は直ちにオン動作し、従つてそのコレクタ
電圧Ｖ２（第２図Ｃ）も直ちに論理「Ｌ」レベル
に立下がつてトランジスタTR２をオフ制御す
る。ところがトランジスタTR２は時点t3以前に
おいてはオン状態にあつたので、そのベースには
電荷が蓄積されているが、この電荷はトランジス
タTR４を通じて負側電源−VCCに十分に短い時
間の間に放電されてしまうので、トランジスタ
TR２は急速にオフ状態に復帰する。
これに対して正側回路において、入力トランジ
スタTR７がオフ状態に復帰することによつてそ
のコレクタ電圧が上昇してトランジスタTR３を
オフ制御する状態になる。しかしトランジスタ
TR３のベースには蓄積電荷があるので、その蓄
積電荷が放電し終わるまでの間はトランジスタ
TR３がオフ動作し得ず、このためコレクタ電圧
Ｖ１は論理「Ｈ」の状態のまま維持される（第２
図Ｂ）。従つてスイツチングトランジスタTR１
は引続きオフ制御されることによつて出力電圧
VOUTの電圧レベルは低い電圧のまま維持され
る。
スタTR７がオフ状態に復帰することによつてそ
のコレクタ電圧が上昇してトランジスタTR３を
オフ制御する状態になる。しかしトランジスタ
TR３のベースには蓄積電荷があるので、その蓄
積電荷が放電し終わるまでの間はトランジスタ
TR３がオフ動作し得ず、このためコレクタ電圧
Ｖ１は論理「Ｈ」の状態のまま維持される（第２
図Ｂ）。従つてスイツチングトランジスタTR１
は引続きオフ制御されることによつて出力電圧
VOUTの電圧レベルは低い電圧のまま維持され
る。
その後やがてトランジスタTR３のベース蓄積
電荷が抵抗Ｒ４を通じて放電し終わると、トラン
ジスタTR３がオフ状態に復帰し、そのコレクタ
電圧Ｖ１が論理「Ｌ」レベルに立下がつて（第２
図Ｂ）トランジスタTR１をオン動作させる。そ
こでこの時点t4において出力電圧VOUTは高い電
圧に復帰する（第２図Ｄ）。
電荷が抵抗Ｒ４を通じて放電し終わると、トラン
ジスタTR３がオフ状態に復帰し、そのコレクタ
電圧Ｖ１が論理「Ｌ」レベルに立下がつて（第２
図Ｂ）トランジスタTR１をオン動作させる。そ
こでこの時点t4において出力電圧VOUTは高い電
圧に復帰する（第２図Ｄ）。
このように第１図の構成によれば、スイツチン
グ出力VOUTは制御入力信号VINと比較して、
その立下がり時には負側回路の蓄積電荷放電用ト
ランジスタTR４のベース蓄積電荷が抵抗Ｒ５を
通じて放電されるに必要な時間t1〜t2だけ遅れて
応動し、また立上がり時には正側回路の蓄積電荷
放電用トランジスタTR３のベース蓄積電荷が抵
抗Ｒ４を通じて放電するに必要な時間t3〜t4だけ
遅れて応動することになる。
グ出力VOUTは制御入力信号VINと比較して、
その立下がり時には負側回路の蓄積電荷放電用ト
ランジスタTR４のベース蓄積電荷が抵抗Ｒ５を
通じて放電されるに必要な時間t1〜t2だけ遅れて
応動し、また立上がり時には正側回路の蓄積電荷
放電用トランジスタTR３のベース蓄積電荷が抵
抗Ｒ４を通じて放電するに必要な時間t3〜t4だけ
遅れて応動することになる。
しかしこの時間t1〜t2及びt3〜t4は放電用トラ
ンジスタTR３及びTR４のエミツタ−コレクタ
の等価抵抗が十分に小さいことにより、十分短く
し得る。従つて入力信号の変化に対して応答性の
良い出力信号を得ることができる。また、第１図
の構成によれば、この時間t1〜t2及びt3〜t4の間
は、スイツチングトランジスタTR１又はTR２
の何れか一方が確実にオフ動作しているので、ト
ランジスタTR１及びTR２を通じて貫通電流が
流れるおそれをなくし得る。
ンジスタTR３及びTR４のエミツタ−コレクタ
の等価抵抗が十分に小さいことにより、十分短く
し得る。従つて入力信号の変化に対して応答性の
良い出力信号を得ることができる。また、第１図
の構成によれば、この時間t1〜t2及びt3〜t4の間
は、スイツチングトランジスタTR１又はTR２
の何れか一方が確実にオフ動作しているので、ト
ランジスタTR１及びTR２を通じて貫通電流が
流れるおそれをなくし得る。
このようにして第１図の構成によれば、スイツ
チング素子を貫通して逃れる電流の発生を未然に
防止し得るが、かくするにつき、第５図の場合の
ようにスイツチング素子としてのトランジスタ
TR１及びTR２を動作させるための電圧を低い
値に制限しなければならないような条件はなく、
従つてこの回路をICで構成する場合に動作電圧
を選定するための制限がないトランジスタスイツ
チング回路を容易に実現し得る。
チング素子を貫通して逃れる電流の発生を未然に
防止し得るが、かくするにつき、第５図の場合の
ようにスイツチング素子としてのトランジスタ
TR１及びTR２を動作させるための電圧を低い
値に制限しなければならないような条件はなく、
従つてこの回路をICで構成する場合に動作電圧
を選定するための制限がないトランジスタスイツ
チング回路を容易に実現し得る。
第３図は本発明の他の実施例を示すもので、第
１図との対応部分には同一符号を付して示すよう
に、入力トランジスタTR７及びTR８にそれぞ
れベースを共通に入力端子TIに接続してなる分
流用トランジスタTR９及びTR１０を設け、ト
ランジスタTR９及びTR１０のエミツタを共通
に接続してトランジスタTR７及びTR８の共通
接続点にそれぞれ接続すると共に、コレクタをそ
れぞれ電源＋VCC及び−VCCに接続する。
１図との対応部分には同一符号を付して示すよう
に、入力トランジスタTR７及びTR８にそれぞ
れベースを共通に入力端子TIに接続してなる分
流用トランジスタTR９及びTR１０を設け、ト
ランジスタTR９及びTR１０のエミツタを共通
に接続してトランジスタTR７及びTR８の共通
接続点にそれぞれ接続すると共に、コレクタをそ
れぞれ電源＋VCC及び−VCCに接続する。
第３図の構成によれば、入力トランジスタTR
８（又はTR７）がオン動作しているとき、抵抗
Ｒ３を通じて流れ込む電流をトランジスタTR１
０（又はTR９）にそれぞれ分流することによつ
て、トランジスタTR８（又はTR７）に流れる
電流値を少なくするようにする。このようにすれ
ばトランジスタTR８（又はTR７）がオンのと
きオン動作するトランジスタTR４（又はTR３）
に流れるベース電流値を分流用トランジスタTR
１０（又はTR９）に流れる電流を制御すること
によつて制御できることになり、かくして第２図
における出力電圧VOUTの遅れ時間t1〜t2及びt3
〜t4を必要に応じて制御することができる。
８（又はTR７）がオン動作しているとき、抵抗
Ｒ３を通じて流れ込む電流をトランジスタTR１
０（又はTR９）にそれぞれ分流することによつ
て、トランジスタTR８（又はTR７）に流れる
電流値を少なくするようにする。このようにすれ
ばトランジスタTR８（又はTR７）がオンのと
きオン動作するトランジスタTR４（又はTR３）
に流れるベース電流値を分流用トランジスタTR
１０（又はTR９）に流れる電流を制御すること
によつて制御できることになり、かくして第２図
における出力電圧VOUTの遅れ時間t1〜t2及びt3
〜t4を必要に応じて制御することができる。
因にトランジスタTR４（又はTR３）がオン
動作しているときのベース−コレクタ電圧は一定
であるから抵抗Ｒ５（又はＲ４）に流れる電流は
一定値であり、この電流を越えた分の電流はトラ
ンジスタTR４（又はTR３）のベースに流れ込
むことになる。そこで第３図の場合のように、抵
抗Ｒ３を流れる電流を分流用トランジスタTR１
０（又はTR９）によつて分流するようにすれ
ば、トランジスタTR４（又はTR３）のベース
に流れる電流を制御することができ、かくしてト
ランジスタTR４（又はTR３）のベースの蓄積
電荷従つて時間t1〜t2及びt3〜t4を制御できるこ
とになる。
動作しているときのベース−コレクタ電圧は一定
であるから抵抗Ｒ５（又はＲ４）に流れる電流は
一定値であり、この電流を越えた分の電流はトラ
ンジスタTR４（又はTR３）のベースに流れ込
むことになる。そこで第３図の場合のように、抵
抗Ｒ３を流れる電流を分流用トランジスタTR１
０（又はTR９）によつて分流するようにすれ
ば、トランジスタTR４（又はTR３）のベース
に流れる電流を制御することができ、かくしてト
ランジスタTR４（又はTR３）のベースの蓄積
電荷従つて時間t1〜t2及びt3〜t4を制御できるこ
とになる。
以上のように本考案によれば、互いにコンプリ
メンタリにプツシユプル接続されたスイツチング
トランジスタのベース蓄積電荷を蓄積電荷放電用
トランジスタを通じて放電させるようにしたこと
により、従来の場合と比較して格段的に放電時間
を短縮できる。従つて制御入力信号VINの変化
に対するスイツチング出力VOUTの応答性を格
段的に改善し得る。これに加えて蓄積電荷放電用
トランジスタの蓄積電荷放電時間を利用してスイ
ツチング素子を貫流する電流の発生を未然に防止
し得、かくして全体としての消費電力の効率を一
段と向上させることができる。
メンタリにプツシユプル接続されたスイツチング
トランジスタのベース蓄積電荷を蓄積電荷放電用
トランジスタを通じて放電させるようにしたこと
により、従来の場合と比較して格段的に放電時間
を短縮できる。従つて制御入力信号VINの変化
に対するスイツチング出力VOUTの応答性を格
段的に改善し得る。これに加えて蓄積電荷放電用
トランジスタの蓄積電荷放電時間を利用してスイ
ツチング素子を貫流する電流の発生を未然に防止
し得、かくして全体としての消費電力の効率を一
段と向上させることができる。
第１図は本考案によるトランジスタスイツチン
グ回路の一実施例を示す接続図、第２図はその各
部の信号を示す信号波形図、第３図は本考案の他
の実施例を示す接続図、第４図及び第５図は従来
のトランジスタスイツチング回路を示す接続図で
ある。 TR１，TR２……スイツチングトランジスタ、
TR３，TR４……蓄積電荷放電用トランジスタ、
TR５，TR６……スイツチング駆動用トランジ
スタ、TR７，TR８……入力トランジスタ、TR
９，TR１０……分流用トランジスタ、Ｅ１，Ｅ
２……基準電源。
グ回路の一実施例を示す接続図、第２図はその各
部の信号を示す信号波形図、第３図は本考案の他
の実施例を示す接続図、第４図及び第５図は従来
のトランジスタスイツチング回路を示す接続図で
ある。 TR１，TR２……スイツチングトランジスタ、
TR３，TR４……蓄積電荷放電用トランジスタ、
TR５，TR６……スイツチング駆動用トランジ
スタ、TR７，TR８……入力トランジスタ、TR
９，TR１０……分流用トランジスタ、Ｅ１，Ｅ
２……基準電源。
Claims (1)
- 【実用新案登録請求の範囲】 それぞれ第１及び第２の導電形式を有し、互い
にコンプリメンタリにプツシユプル接続され、そ
の第１の接続点からスイツチング出力信号を送出
する第１及び第２のスイツチングトランジスタ
TR１及びTR２と、 それぞれ第１及び第２の導電形式を有し、上記
第１及び第２のスイツチングトランジスタTR１
及びTR２のベース及びエミツタ間にそれぞれ並
列に接続された第１及び第２の蓄積電荷放電用ト
ランジスタTR３及びTR４と、 それぞれ第２及び第１の導電形式を有し、上記
第１及び第２の蓄積電荷放電用トランジスタTR
３及びTR４間に互いにコンプリメンタリにプツ
シユプル接続され、それぞれベースに基準電源Ｅ
１及びＥ２が接続された第１及び第２のスイツチ
ング駆動用トランジスタTR５及びTR６と、 それぞれ第２及び第１の導電形式を有し、互い
にコンプリメンタリにプツシユプル接続され、そ
の第２の接続点が上記第１及び第２のスイツチン
グ駆動用トランジスタTR５及びTR６の第３の
接続点に接続され、ベースに入力信号を受ける第
１及び第２の入力トランジスタTR７及びTR８
と を具え、上記第１及び第２の入力トランジスタ
TR７及びTR８が上記入力信号の信号レベルに
応じて互いに逆にオン（又はオフ）動作したと
き、当該第１及び第２の入力トランジスタTR７
及びTR８の出力をそれぞれ上記第１及び第２の
蓄積電荷放電用トランジスタTR３及びTR４の
ベースに与え、上記第１及び第２の蓄積電荷放電
用トランジスタTR３及びTR４の出力を上記第
１及び第２のスイツチング駆動用トランジスタ
TR５及びTR６に与えると共に上記第１及び第
２のスイツチングトランジスタTR１及びTR２
のベースに与えるようになされ、上記第１（又は
第２）のスイツチングトランジスタTR１（又は
TR２）がオン動作状態からオフ動作状態に切り
変わる時当該第１（又は第２）のスイツチングト
ランジスタTR１（又はTR２）のベースに蓄積
されている電荷を上記第１（又は第２）の蓄積電
荷放電用トランジスタTR３（又はTR４）を通
じて放電させることにより、上記第１及び第２の
スイツチングトランジスタTR１及びTR２の切
換動作時間を短縮すると共に上記第１及び第２の
スイツチングトランジスタTR１及びTR２を通
じて貫流電流を生じさせないようにしたことを特
徴とするトランジスタスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984162799U JPH0328605Y2 (ja) | 1984-10-26 | 1984-10-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984162799U JPH0328605Y2 (ja) | 1984-10-26 | 1984-10-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177682U JPS6177682U (ja) | 1986-05-24 |
| JPH0328605Y2 true JPH0328605Y2 (ja) | 1991-06-19 |
Family
ID=30720672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984162799U Expired JPH0328605Y2 (ja) | 1984-10-26 | 1984-10-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0328605Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159542A (ja) * | 2003-11-21 | 2005-06-16 | Matsushita Electric Ind Co Ltd | ブリッジ型駆動回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111172A (en) * | 1974-07-18 | 1976-01-29 | Itt | Denkidotaiojusuru kaironotanmatsusochi |
| JPS5123142A (en) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd | Denshishashingazono tenshahoho |
| JPS5330213U (ja) * | 1976-08-21 | 1978-03-15 |
-
1984
- 1984-10-26 JP JP1984162799U patent/JPH0328605Y2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111172A (en) * | 1974-07-18 | 1976-01-29 | Itt | Denkidotaiojusuru kaironotanmatsusochi |
| JPS5123142A (en) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd | Denshishashingazono tenshahoho |
| JPS5330213U (ja) * | 1976-08-21 | 1978-03-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6177682U (ja) | 1986-05-24 |
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