JPH034136B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は誘導性負荷のスイツチングに対する制
御回路であつて、モノリシツクに集積回路化する
ことができ、高速度印刷装置で印刷要素の電磁石
を駆動したり、チヨツパ電源装置で使用すること
ができる制御回路に関するものである。

このタイプのスイツチングに対する制御回路は
最終段にパワートランジスタを具え、これが誘導
性負荷と直列に接続されて電源電圧発生器の２個
の極の間に挿入され、ベース制御信号により高電
圧・小電流の状態から低電圧・大電流の状態へ交
番的に駆動される。

エミツタ電極とコレクタ電極との間の第１の状
態では、トランジスタは仮想的に開放回路になつ
ており（ターンオフ状態又は「オフ」状態）、第
２の状態では短絡回路になつており（導通状態又
は「オン」状態）、これにより夫々誘導性負荷を
通つて電流が流れるのを阻止し又は許す。

理想的なスイツチの動作に極めて近いトランジ
スタの動作モードは、閉塞状態ではトランジスタ
が飽和領域で動作し、開放状態ではカツトオフ領
域で動作することである。しかしこの場合は、最
終段のパワートランジスタの最終スイツチング周
波数は、飽和領域からカツトオフ領域への移行時
に、導通相の時に既に生じていた電荷の蓄積効果
により本質的に限られてくる。

周知のように、パワートランジスタは、高い逆
電圧に耐えるに必要なため、抵抗率が高く、コレ
クタ領域が厚い。

コレクタのこの領域では過渡現象が見られ、こ
の第１の相ではトランジスタが飽和状態に停まり
続け、「半飽和」の第２の相ではコレクタ−エミ
ツタ電圧が上昇しはじめるが、コレクタ電流は一
定に停まり、そして最后の相ではコレクタ−エミ
ツタ電圧が急速に上昇し且つコレクタ電流が零を
通る。

「半飽和」の相では殊にトランジスタが多くの
エネルギーを発散する。

それ故、ターンオフ時間を減らすことができれ
ば、最高スイツチング周波数を高める上でも、エ
ネルギーの観点から見た制御回路の効率を改良す
る上でも有利であり、最終段のパワートランジス
タの動作が理想スイツチの動作と異なる時間を短
縮する。

この問題の既知の回路上での解決策は、最終段
のパワートランジスタのベースに、トランジスタ
がターンオフした時トランジスタ内に蓄わえられ
ている電荷担体を急速に流出させる低インピーダ
ンスの回路手段、例えば、適当な寸法のトランジ
スタを具え、これが最終段のトランジスタのベー
スに接続されており、前者が後者と逆相に機能
し、蓄わえられていた電荷をを除去して最終段の
トランジスタ自体のターンオフを加速する回路手
段を接続することにより得られる。

このタイプの回路解決策は、例えば英国特許願
第2053−606号及び第1560354号に記載されてい
る。

しかし、電荷除去トランジスタが小さいとはい
え、自分自身ターンオフ時間を有し、この電荷除
去トランジスタが最終段パワートランジスタの相
と逆相で動作するため、最終段のパワートランジ
スタを再度ターンオンするために遅延を伴なう。
そしてこの遅延は最大スイツチング速度を求める
場合無視することはできない。他方、最終段のト
ランジスタが既に完全にターンオフしている時電
荷除去トランジスタを活性状態に保つための電源
電流の無駄な吸収ですら無視することはできな
い。

最終段のパワートランジスタに結合されている
第２のトランジスタによりベース制御信号が最終
段のパワートランジスタに伝達された時、制御回
路の動作速度もこの第２のトランジスタの最大ス
イツチング速度に依存し、これは前に見たトラン
ジスタが導通状態ににある時ベースが飽和領域で
動作する場合にこのベースに蓄わえられる電荷に
依存する。

この場合上述したところから生ずる速度の限界
は可成りなものであり、殊に最終段のパワートラ
ンジスタを駆動するためにpnp形のトランジスタ
を具える（これは当業者には既知の集積化に関係
する理由で一般にはnpn形である）モノリシツク
な集積回路に作られた制御回路では、導通状態に
ある最終段のパワートランジスタが動作レンジ内
の活性領域で動作する時でも、可成りなものであ
る。蓋し、集積回路化されたpnp形のトランジス
タはnpn形のトランジスタよりもターンオフ相が
長いからである。

本発明の目的はモノリシツクに集積回路化され
且つ最終段のパワートランジスタを駆動するため
のpnp形のトランジスタを具えていながら、それ
でいてスイツチング速度が非常に高速で、効率が
非常に高く、不可避的な電源電流の吸収を抑えた
誘導性負荷をスイツチングする制御回路を構成す
るにある。

この目的はこゝでの説明の結論を与える特許請
求の範囲に規定され且つ特徴づけられた誘導性負
荷をスイツチングする制御回路で達成できる。

実施例を挙げて図面につき本発明を詳細に説明
するが、本発明はこの実施例に限定されるもので
はない。

各図を通して対応する部分には同一符号を付し
た。

第１図に示したスイツチング制御回路は符号
SWを付してあるブロツクにより表わされるスイ
ツチング信号源を具え、このスイツチング信号源
SWが符号Ｃを付してあるブロツクにより表わさ
れる制御回路手段に接続され、更にこの制御回路
手段Ｃが符号T₁及びT₂で表わされる夫々pnp形
とnpn形の一対のバイポーラトランジスタに接続
されている。バイポーラトランジスタT₁のベー
スと、エミツタとコレクタとは夫々制御回路手段
Ｃ、電源電圧発生器の正極＋V_cc及びバイポーラ
トランジスタT₂のベースに接続する。バイポー
ラトランジスタT₂のコレクタとエミツタとは
夫々正極＋V_cc及び直列に接続された抵抗R_Lとイ
ンダクタンスＬとにより表わされる誘導負荷を介
して電源電圧発生器の負極−V_ccに接続する。R_L
とＬとに並列にダイオードD_Eを設け、そのカソ
ードとアノードとを夫々トランジスタT₂のエミ
ツタと−V_ccとに接続する。トランジスタT₂のベ
ースとエミツタとは抵抗Ｒにより結合させられ
る。

第１図にはまた符号TAで示されたブロツクに
より表わされるタイミングをとられたイネーブリ
ング回路手段が示されている。このイネーブリン
グ回路手段TAは符号ｃ及びａで示された二重の
接続線により制御回路手段Ｃに結合される。第１
図にはこの他pnp形の２個のバイポーラトランジ
スタT₃及びT₄とnpn形のバイポーラトランジス
タT₅とが含まれている。

トランジスタT₃とT₄のベースはいずれも制御
回路手段ＣとダイオードD₄のカソードとに接続
する。ダイオードD₄のアノードは正極＋V_ccに接
続する。

トランジスタT₃とT₄のエミツタは正極＋V_ccに
接続する。トランジスタT₃のコレクタはトラン
ジスタT₁のベースに接続する。トランジスタT₄
のコレクタはトランジスタT₅のベースとダイオ
ードD₅のアノードとに接続する。

トランジスタT₅のエミツタとダイオードD₅の
カソードとはトランジスタT₂のエミツタに接続
し、トランジスタT₅のコレクタはトランジスタ
T₂のベースに接続する。

第２図は本発明の異なる実施例の回路図であ
り、これは第１図と関連して述べると、２個のダ
イオードD₂及びD₇並びにpnp形バイポーラトラン
ジスタT₆及びnpn形バイポーラトランジスタT₇
を具える。

トランジスタT₆のベースはダイオードD₄のカ
ソードと制御回路手段とに接続する。

トランジスタT₆のエミツタとコレクタとは
夫々電源電圧の正極＋V_ccとダイオードD₇のアノ
ードに接続する。ダイオードD₇のアノードには
トランジスタT₇のベースも接続する。ダイオー
ドD₇のカソード及びトランジスタT₇のエミツタ
は電源電圧の負極−V_ccに接続する。トランジス
タT₇のコレクタはダイオードD₂のカソードに接
続する。ダイオードD₂のアノードはトランジス
タT₂のベースに接続する。

加えて第２図では第１図のブロツクＣ及びTA
の特定の回路構成も示してある。第１図でブロツ
クＣで表わされた制御回路手段は３個のnpn形バ
イポーラトランジスタT₈，T₉及びT₁₀を具える。

トランジスタT₈及びT₉のベースはスイツチン
グ信号源SWとダイオードD₉のアノードとに接続
する。ダイオードD₉のカソードは負極−V_ccに接
続する。

トランジスタT₈のエミツタは負極−V_ccに接続
し、トランジスタT₈のコレクタはトランジスタ
T₁のベースとダイオードD₁のカソードとに接続
する。ダイオードD₁のアノードは正極＋V_ccに接
続する。トランジスタT₉Iのコレクタはトランジ
スタT₁₀のベースに接続すると共に、定電流源A₁
を介して正極＋V_ccに接続し、更にダイオードD₁₀
のアノードに接続する。トランジスタT₉及びT₁₀
のエミツタ並びにダイオードD₁₀のカソードを負
極−V_ccに接続する。トランジスタT₁₀のコレク
タはトランジスタT₃，T₄，T₆のベースに接続す
ると共に、ダイオードD₄のカソードに接続する。

タイミングをとられたイネーブリング回路手段
は２個のpnp形バイポーラトランジスタT₁₁及び
T₁₂並びにnpn形のバイポーラトランジスタT₁₃を
具える。トランジスタT₁₁のベースはダイオード
D₁のカソードとトランジスタT₈のコレクタとに
接続される。トランジスタT₁₁のエミツタとコレ
クタは夫々正極＋V_ccとトランジスタT₁₂のベー
スに接続される。トランジスタT₁₂のベースはダ
イオードD₁₂のカソードに接続する。ダイオード
D₁₂のアノードは正極＋V_ccに接続する。トランジ
スタT₁₁のコレクタはまた定電流源A₁₁を介して
負極−V_ccに接続する。

トランジスタT₁₂のエミツタは正極＋V_ccに接
続し、コレクタはトランジスタT₁₃のベースとダ
イオードD₁₃のアノードとに接続する。ダイオー
ドD₁₃のカソードは負極−V_ccに接続する。トラン
ジスタT₁₃のエミツタとコレクタとは夫々−V_cc
とトランジスタT₉のコレクタとに接続する。

以下に第１図に示された回路の動作を説明す
る。

ダイオードD₄はトランジスタT₃と組んで第１
の電流ミラー回路を形成すると共に、トランジス
タT₄、ダイオードD₅及びトランジスタT₅の組合
せと組んで第２の一層複雑な電流ミラー回路を形
成する。ダイオードD₄と制御回路手段Ｃとの接
続点は２個の電流ミラー回路の共通入力端子であ
る。トランジスタT₃のコレクタとトランジスタ
T₁のベースとの接続点及びトランジスタT₅のコ
レクタとトランジスタT₂のベースとの接続点と
は２個の電流ミラー回路の別々の出力端子であ
る。入力電流は一定の電流伝達因子を伴つて出力
に鏡に映すように映される。

制御回路手段Ｃは同時に第１と第２の電流ミラ
ー回路を活性化させ、この時スイツチング信号源
SWにより発生させられた一定のスイツチング信
号に対応して、トランジスタT₁のターンオフ、
従つてトランジスタT₂のターンオフを制御する。

このようにしてトランジスタT₁のベースから
の電荷除去電流が決まり、一方ではターンオフ相
にあるトランジスタT₁のコレクタからの電荷吸
収電流が、他方ではトランジスタT₂のベースか
らの電荷除去電流が決まる。前述したように、こ
れらの電流は制御回路により課される電流に比例
する。

タイミングをとられたイネーブリング回路手段
TAは、制御回路手段Ｃへの接続線によりトラン
ジスタT₁及びT₂のターンオフ制御を検出し、同
じ制御回路手段Ｃが一定期間２個の電流ミラー回
路を活性化させておく。

この期間中にスイツチング信号源SWから新し
いスイツチング信号が到達すると、制御回路手段
ＣがトランジスタT₁及びT₂の再度のターンオン
と、電流ミラー回路の非活性化と、タイミングを
とられたイネーブリング回路手段TAの初期状態
への復帰を制御する。

さもない時は、前記一定期間が終つた時点で、
タイミングをとられたイネーブリング回路手段
TAが接続線ａにより制御回路手段Ｃに命令し
て、トランジスタT₁及びT₂の状態を変えること
なく、電流ミラー回路を非活性化する。

本発明に係るスイツチングに対する制御回路の
動作は殊に第２図に示した回路の動作を説明すれ
ば一層良く理解できるであろう。第１図の場合と
対照的に第２図の回路はダイオードD₄、トラン
ジスタT₆、ダイオードD₇、トランジスタT₇及び
ダイオードD₂並びに夫々の接続線により形成さ
れる第３の電流ミラー回路を具える。この第３の
電流ミラー回路の入力端子は第１と第２の電流ミ
ラー回路に共通であり、その出力端子は他の２個
の電流ミラー回路の出力端子と別かれているが、
これまたトランジスタT₂のベースに接続され、
ターンオフ相の時このトランジスタT₂から一層
効率良く電荷を除去させる。

第３の電流ミラー回路は第１及び第２の電流ミ
ラー回路と同時に活性化される。最初はトランジ
スタT₇のコレクタ−エミツタ電圧はトランジス
タT₅のコレクタ−エミツタ電圧（これは導通状
態におけるトランジスタT₂のベース−エミツタ
電圧に等しい）よりも高い。蓋し、トランジスタ
T₇のエミツタは負極−V_ccに接続されているから
である。それ故トランジスタT₇のコレクタ電流
はトランジスタT₅のコレクタ電流よりも大きく、
このため第３の電流ミラー回路を付加するとトラ
ンジスタT₂が高速でターンオフできる。

斯くしてトランジスタT₁のコレクタ電流が未
だ著しく減つていない時にトランジスタT₂のカ
ツトオフが既に生ずる。

最終段のトランジスタT₂のエミツタは誘導性
負荷に接続されているから、ターンオフが生ずる
時誘導性負荷内に逆起電力が誘起され、トランジ
スタT₂のエミツタの電位を−V_ccの基準レベル以
下に下げる。トランジスタT₂のベース電位も下
り、トランジスタT₇は逆極性になり、その電荷
除去活動をやめる。

このような極性状態でトランジスタT₇のコレ
クタ電流の再循環が生ずるのを避けるため、トラ
ンジスタT₇のコレクタとトランジスタT₂のベー
スとの間にダイオードD₂を挿入する。

しかし、トランジスタT₅は、エミツタがトラ
ンジスタT₂のエミツタに接続されており、それ
故凡ゆる状態でトランジスタT₂のエミツタと同
一電位にあり、順方向の導通状態に保たれ、これ
によりターンオフ相でトランジスタT₁のコレク
タ電流を吸収し、トランジスタT₁のコレクタ電
流がトランジスタT₂を再度ターンオンするのを
防ぐ。

トランジスタT₁もカツトオフとなる時、電流
ミラー回路は非活性化される。蓋し、電流ミラー
回路の動作はも早や不要である。

以下に、制御回路手段とタイミングをとられた
イネーブリング回路手段の動作を詳細に説明す
る。

初期条件としてトランジスタT₁，T₂及びT₈は
導通状態にあると看做す。

最終段のトランジスタのターンオフを制御する
ためにスイツチング信号源SWにより発生させら
れたスイツチング信号はトランジスタT₈とT₉と
を（同時に）カツトオフする。

トランジスタT₈のカツトオフはトランジスタ
T₁及びT₂のターンオフ相を開始させ、トランジ
スタT₉のカツトオフは電流源A₃により与えられ、
トランジスタT₉が導通状態にある時はトランジ
スタT₉により完全に吸収される一定電流がトラ
ンジスタのベースに流れるようにし、最初はカツ
トオフ状態にあつたトランジスタT₁₀を直ちに導
通状態にす。トランジスタT₁₀は最初に述べた第
１と第２の電流ミラー回路を活性化し、トランジ
スタT₃，T₅及びT₇が依然として導通状態にある
トランジスタT₁及びT₂から負荷を除去しはじめ
る。

トランジスタT₁₁は、トランジスタT₁と同様
に、トランジスタT₈によりスイツチングするよ
うに駆動される。トランジスタT₁₁と電流源A₁₁
とは電流源A₁₁がトランジスタT₁₁にトランジス
タT₁₁の極性状態により課される電流より小さい
コレクタ電流を与え、最后にはトランジスタT₁
のコレクタ電流がトランジスタT₂を導通状態に
保つ値になる。このような状態でトランジスタ
T₁₁は飽和し、トランジスタT₁₂及びT₁₃はカツト
オフとなる。

トランジスタT₁がトランジスタT₂を導通させ
るしきい値電流より小さい時、トランジスタT₁₁
のコレクタ電流は電流源A₁₁により与えられる電
流以下の値に向い、トランジスタT₁₁はも早や飽
和しなくなる。この点でトランジスタT₁₂とT₁₃
は導通状態になり、活性的なターンオフ機能を働
らかせなくなり、トランジスタT₁及びT₂は遅延
を伴なわずに再度導通状態になる。

しかし、このように定められた活性化のための
期間が終了しないうちに、トランジスタT₁及び
T₂を再度ターンオンする信号が制御回路手段に
到達すると、トランジスタT₈とT₉は直ちに再度
導通状態になり、この結果トランジスタT₁₁も導
通状態になり、トランジスタT₁₂及びT₁₃をカツ
トオフとし、トランジスタT₉が再度電流源A₁か
ら与えられる全電流を吸収し、トランジスタT₁₀
をターンオフする。

このように最終段のトランジスタがターンオン
するのと同時に電荷除去手段は非活性化され、タ
イミングをとられたイネーブリング回路手段が初
期状態に戻される。

本発明に係る制御回路は殊に既知の集積化技術
でモノリシツクな半導体ブロツクに集積化するの
に適している。

以上、本発明の一実施例だけを述べてきたが、
明らかに本発明の範囲を逸脱せずに多くの変形例
を考えることができる。

例えば、第１図及び第２図に含まれている電流
ミラー回路は、当業者に自明な適当な回路の変更
を施して一層複雑な電流ミラー回路と置き換え、
温度や電源電圧の変化に感応しない回路を作るの
に適した回路構成を持たせることができる。ま
た、ダイオードD₅及びD₇に代えて適当な抵抗を
設け、トランジスタT₅及びT₇の電流利得をイン
クリメントし、それらのターンオフ時間を短縮
し、これによりダイオードを用いた時得られる値
に対してトランジスタT₅及びT₇のコレクタ電流
の値の正確さが落ちるのを補償することができ
る。

本発明の異なる実施例では、イネーブリング回
路手段を任意に決めることができる厳密に一定の
イネーブリング時間を有する単安定回路により形
成することができる。

【図面の簡単な説明】

第１図は本発明に係るスイツチング制御回路の
回路図（一部はブロツク図）、第２図は本発明の
別の実施例の回路図である。 （第１図） SW……スイツチング信号源、Ｃ
……制御回路手段、T₁，T₃，T₄……pnp形バイ
ポーラトランジスタ、T₂，T₅……npn形バイポ
ーラトランジスタ、＋V_cc……電源電圧の正極、−
V_cc……電源電圧の負極、R_LとＬ……誘導負荷、
D_E，D₄，D₅……ダイオード、TA……タイミン
グをとられたイネーブリング回路手段、ａ，ｃ…
…接続線、（第２図）、D₁〜D₁₃……ダイオード、
T₁，T₃，T₄，T₆，T₁₁，T₁₂……pnp形バイポー
ラトランジスタ、T₂，T₅，T₇，T₈，T₉，T₁₀，
T₁₃……npn形バイポーラトランジスタ、＋V_cc…
…電源電圧の正極、−V_cc……電源電圧の負極、
A₁，A₁₁……定電流源。

Claims (1)

1. 【特許請求の範囲】 １ モノリシツクに集積回路化でき、信号自体に
   より決まり、立上り縁と立下り縁とを有する電気
   パルスを発生するスイツチング信号源SWに接続
   された制御回路手段Ｃと、いずれも第１の端子
   と、第２の端子と、制御端子とを有する第１のト
   ランジスタT₁と第２のトランジスタT₂とを具え、
   第１のトランジスタT₁の上記第１と第２の端子
   の一方を電源電圧発生器の２個の極＋V_cc，−V_cc
   の一方に接続し、他方の端子と制御端子とを夫々
   第２のトランジスタT₂の制御端子と、制御回路
   手段Ｃとに接続し、第１のトランジスタを回路手
   段により発生させられたパルスにより導通状態に
   し、第２のトランジスタT₂を第１の端子と第２
   の端子とにより誘導性負荷R_L，Ｌと直列に接続
   したものを電源電圧発生器の２個の極V_cc，−V_cc
   の間に挿入した誘導性負荷をスイツチングするた
   めの制御回路において、この制御回路が電荷除去
   回路手段を備え、この電荷除去回路手段が第１の
   トランジスタT₁と第２のトランジスタT₂の少な
   くとも一方の制御端子に接続され且つ制御回路手
   段Ｃに結合され、この制御回路手段Ｃが第１のト
   ランジスタT₁を導通状態にする各パルスの立下
   り縁に対応してその活性化を制御し、更に誘導性
   負荷をスイツチングするための制御回路がこれま
   た制御回路手段Ｃに結合されるタイミングをとら
   れたイネーブリング回路手段TAを具え、制御回
   路手段Ｃがイネーブリング回路手段によりイネー
   ブルされて一定期間電荷除去回路手段を活性に保
   ち、この一定期間を高々パルスの立下り縁から次
   のパルスの立上り縁迄の間に経過する時間に等し
   くするように構成したことを特徴とする誘導性負
   荷をスイツチングするための制御回路。 ２ 第１のトランジスタT₁と第２のトランジス
   タT₂とが夫々互に反対の第１と第２のタイプの
   導電形を有し、第１のトランジスタの第１の端子
   と第２の端子とを夫々電源電圧発生器の第１の極
   ＋V_ccと、第２のトランジスタT₂の制御端子とに
   接続し、第２のトランジスタの第１の端子と第２
   の端子とを夫々誘導性負荷R_L，Ｌを介して電源
   電圧発生器の第２の極−V_ccと、第１の極＋V_ccと
   に接続したことを特徴とする特許請求の範囲第１
   項記載の誘導性負荷をスイツチングするための制
   御回路。 ３ 電荷除去回路手段が、各々第１の端子と、第
   ２の端子と、制御端子とを有する第３のトランジ
   スタT₃と、第４のトランジスタT₄と、第５のト
   ランジスタT₅とを具え、第３と第４のトランジ
   スタを第１の導電形とし、第５のトランジスタを
   第２の導電形とし、第３のトランジスタT₃と第
   ４のトランジスタT₄の制御端子をいずれも第１
   のダイオードD₄のカソードと制御回路手段Ｃと
   に接続し、第１のダイオードD₄のアノード並び
   に第３のトランジスタT₃及び第４のトランジス
   タT₄の第１の端子を電源電圧発生器の第１の極
   ＋V_ccに接続し、 第３のトランジスタT₃の第２の端子を第１の
   トランジスタT₁の制御端子に接続し、 第４のトランジスタT₄の第２の端子を第５の
   トランジスタT₅の制御端子に接続し、この第５
   のトランジスタT₅の第１の端子を第１の抵抗要
   素D₅を介して自己の制御端子に接続すると共に、
   第２のトランジスタT₂の第１の端子に接続し、 第５のトランジスタT₅の第２の端子を第２の
   トランジスタT₂の制御端子に接続したことを特
   徴とする特許請求の範囲第２項記載の誘導性負荷
   をスイツチングするための制御回路。 ４ 電荷除去回路手段が、夫々第１の導電形と第
   ２の導電形を有し、各々が第１の端子と、第２の
   端子と、制御端子とを有する第６のトランジスタ
   T₆と第７のトランジスタT₇とを具え、 第６のトランジスタT₆の制御端子を第１のダ
   イオードD₄のカソードと、制御回路手段とに接
   続し、 この第６のトランジスタT₆の第１の端子と第
   ２の端子とを夫々電源電圧発生器の第１の極＋
   V_ccと、第７のトランジスタT₇の制御端子に接続
   し、第７のトランジスタT₇の第１の端子と第２
   の端子を夫々電源電圧発生器の第２の極−V_ccと、
   第２のダイオードD₂に接続し、電源電圧発生器
   の第２の極−V_ccには第２の抵抗性要素D₇を介し
   て第７のトランジスタT₇の制御端子をも接続し、
   第２のダイオードD₂のアノードを第２のトラン
   ジスタT₂の制御端子に接続したことを特徴とす
   る特許請求の範囲第３項記載の誘導性負荷をスイ
   ツチングするための制御回路。 ５ 前記抵抗性要素を抵抗としたことを特徴とす
   る特許請求の範囲第３項及び第４項のいずれか一
   項に記載の誘導性負荷をスイツチングするための
   制御回路。 ６ 前記抵抗性要素をダイオードとしたことを特
   徴とする特許請求の範囲第３項及び第４項のいず
   れか一項に記載の誘導性負荷をスイツチングする
   ための制御回路。 ７ 制御回路手段Ｃが、第２の導電形を有し、
   各々が第１の端子と、第２の端子と、制御端子と
   を有する第８のトランジスタT₈と、第９のトラ
   ンジスタT₉と、第10のトランジスタT₁₀とを具
   え、 第８のトランジスタT₈と第９のトランジスタ
   T₉との制御端子をこれらの第８のトランジスタ
   と第９のトランジスタとを制御するスイツチング
   信号源と、第３のダイオードD₉のアノードに接
   続し、第３のダイオードD₉のカソードを電源電
   圧発生器の第２の極−V_ccに接続し、第８のトラ
   ンジスタT₈の第１の端子と第２の端子とを夫々
   電源電圧発生器の第２の極−V_ccと、第１のトラ
   ンジスタT₁の制御端子及び第４のダイオードD₁
   のカソードの両方に接続し、第４のダイオード
   D₁のアノードを電源電圧発生器の第１の極＋V_cc
   に接続し、第９のトランジスタT₉の第２の端子
   を第10のトランジスタT₁₀の制御端子と、第１の
   定電流源A₁を介して電源電圧発生器の第１の極
   ＋V_ccと、第５のダイオードD₁₀のアノードとに接
   続し、第９のトランジスタT₉及び第10のトラン
   ジスタT₁₀の第１の端子並びに第５のダイオード
   D₁₀のカソードを電源電圧発生器の第２の極−V_cc
   に接続し、第10のトランジスタT₁₀の第２の端子
   を第３のトランジスタT₃、第４のトランジスタ
   T₄及び第６のトランジスタT₆の制御端子と、第
   １のダイオードD₄のカソードとに接続したこと
   を特徴とし、且つ、タイミングをとられたイネー
   ブリング回路手段TAが、各々が第１の端子と、
   第２の端子と、制御端子とを有する第11のトラン
   ジスタT₁₁と、第12のトランジスタT₁₂と、第13
   のトランジスタT₁₃とを具え、第11のトランジス
   タと第12のトランジスタが第１の導電形を有し、
   第13のトランジスタが第２の導電形を有し、第11
   のトランジスタT₁₁の制御端子を第８のトランジ
   スタT₈の第２の端子と、第４のダイオードD₁の
   カソードとに接続し、第11のトランジスタT₁₁の
   第１の端子と第２の端子とを夫々電源電圧発生器
   の第１の極＋V_ccと、第12のトランジスタT₁₂の
   制御端子及び第２の定電流源A₁₁を介して電源電
   圧発生器の第２の極−V_ccに接続し、第12のトラ
   ンジスタT₁₂の制御端子を第６のダイオードD₁₂
   のカソードに接続し、第６のダイオードD₁₂のア
   ノードを電源電圧発生器の第１の極＋V_ccに接続
   し、第12のトランジスタT₁₂の第１の端子と第２
   の端子とを、第１の端子は電源電圧発生器の第１
   の極＋V_ccに接続し、第２の端子は第13のトラン
   ジスタT₁₃の制御端子と第７のダイオードD₁₃の
   アノードとに接続し、この第７のダイオードD₁₃
   のカソードと第13のトランジスタT₁₃の第１の端
   子とを電源電圧発生器の第２の極に接続し、第13
   のトランジスタT₁₃の第２の端子を第９のトラン
   ジスタT₉の第２の端子に接続したことを特徴と
   する特許請求の範囲第３，４，５及び６項のいず
   れか一項に記載の誘導性負荷をスイツチングする
   ための制御回路。 ８ 第11のトランジスタT₁₁の物理的特性と電気
   的特性とを第１のトランジスタT₁の物理的特性
   及び電気的特性に等しくしたことを特徴とする特
   許請求の範囲第７項記載の誘導性負荷をスイツチ
   ングするための制御回路。 ９ 回路に含まれるトランジスタをバイポーラト
   ランジスタとし、各バイポーラトランジスタの第
   １の端子、制御端子及び第２の端子を夫々エミツ
   タ、ベース及びコレクタとしたことを特徴とする
   特許請求の範囲前記各項のいずれか一項に記載の
   誘導性負荷をスイツチングするための制御回路。 １０ 回路全体をモノリシツク半導体ブロツクに
   集積化したことを特徴とする特許請求の範囲前記
   各項のいずれか一項に記載の誘導性負荷をスイツ
   チングするための制御回路。