JPH0758896B2 - モノリシツク集積化制御回路 - Google Patents
モノリシツク集積化制御回路Info
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- JPH0758896B2 JPH0758896B2 JP61224047A JP22404786A JPH0758896B2 JP H0758896 B2 JPH0758896 B2 JP H0758896B2 JP 61224047 A JP61224047 A JP 61224047A JP 22404786 A JP22404786 A JP 22404786A JP H0758896 B2 JPH0758896 B2 JP H0758896B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/64—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors having inductive loads
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Description
【発明の詳細な説明】 本発明は誘導性負荷のスイッチングを行う制御回路、特
にリレー、ソレノイド、及び直流電動機を駆動するため
に用いるプッシュプルトランジスタ出力段を具えるモノ
リシック集積化制御回路に関するものである。
にリレー、ソレノイド、及び直流電動機を駆動するため
に用いるプッシュプルトランジスタ出力段を具えるモノ
リシック集積化制御回路に関するものである。
最も簡単な型のプッシュプルトランジスタ出力段はＢ級
で作動する一対の相補トランジスタにより構成する。こ
れらトランジスタはそのエミッタ及び端子を供給電圧発
生器の両極板間に直列に挿入してそのベース端子により
逆位相で交互に導通駆動させるようにする。
で作動する一対の相補トランジスタにより構成する。こ
れらトランジスタはそのエミッタ及び端子を供給電圧発
生器の両極板間に直列に挿入してそのベース端子により
逆位相で交互に導通駆動させるようにする。
かように構成することにより、両トランジスタ間の接続
点により形成される出力端子に接続された負荷に逆電流
が流れるようになる。
点により形成される出力端子に接続された負荷に逆電流
が流れるようになる。
この出力段のトランジスタの各々のスイッチングは同時
に行わないで、トランジスタが飽和導通する際に持続時
間を無視し得ない瞬時に行うため、これらトランジスタ
が簡単に逆相で制御される際には出力段のスイッチング
中両トランジスタが同時に導通状態となるのを防止する
ことはできない。
に行わないで、トランジスタが飽和導通する際に持続時
間を無視し得ない瞬時に行うため、これらトランジスタ
が簡単に逆相で制御される際には出力段のスイッチング
中両トランジスタが同時に導通状態となるのを防止する
ことはできない。
一般に２つのトランジスタが同時に導通すると出力段自
体の電力消費が不所望に増大する。
体の電力消費が不所望に増大する。
出力段に接続された負荷が誘導性負荷である場合には、
これに流れる電流により出力段のスイッチング中に誘起
される逆起電力によってカットオフ状態にあるトランジ
スタのコレクタ−エミッタ電圧を急激に上昇させ、これ
によりトランジスタを再び導通状態にしてその電力消費
をピーク値とし、或る場合にはこのトランジスタを破壊
するようになる。
これに流れる電流により出力段のスイッチング中に誘起
される逆起電力によってカットオフ状態にあるトランジ
スタのコレクタ−エミッタ電圧を急激に上昇させ、これ
によりトランジスタを再び導通状態にしてその電力消費
をピーク値とし、或る場合にはこのトランジスタを破壊
するようになる。
かかる理由で、誘導性負荷のスイッチングを行う制御回
路に含まれるプッシュプル出力段のトランジスタがスイ
ッチング中に同時に導通状態となるのを防止する必要が
ある。かかる問題に対する最も簡単な解決策は、プッシ
ュプル出力段を有する制御回路においてカットオフ状態
にある出力トランジスタの点弧命令を導通状態にある出
力トランジスタのカットオフ命令に対して適当に遅延さ
せることである。
路に含まれるプッシュプル出力段のトランジスタがスイ
ッチング中に同時に導通状態となるのを防止する必要が
ある。かかる問題に対する最も簡単な解決策は、プッシ
ュプル出力段を有する制御回路においてカットオフ状態
にある出力トランジスタの点弧命令を導通状態にある出
力トランジスタのカットオフ命令に対して適当に遅延さ
せることである。
実際上制御回路にかかる解決策を講ずる場合には比較的
複雑な回路手段を用いる必要があり、従って集積化面積
の観点からすると高価となる。
複雑な回路手段を用いる必要があり、従って集積化面積
の観点からすると高価となる。
産業的見地から一層実現可能な他の動作原理に基づき誘
導性負荷のスイッチングを行う制御回路はイタリア国特
許出願第20213A/82号に記載されている。
導性負荷のスイッチングを行う制御回路はイタリア国特
許出願第20213A/82号に記載されている。
この制御回路は、第１図に示すようにpnp型及びnpn型の
２個々のバイポーラトランジスタT1及びT2を夫々有する
出力段を具え、これらトランジスタのコレクタ端子を相
互接続して制御回路自体の出力端子を構成する。
２個々のバイポーラトランジスタT1及びT2を夫々有する
出力段を具え、これらトランジスタのコレクタ端子を相
互接続して制御回路自体の出力端子を構成する。
トランジスタT1及びT2のエミッタ端子を供給電圧発生器
の正端子＋Vcc及び負端子＋Vccに夫々接続する。トラン
ジスタのT1のベース端子をpnp型のバイポーラトランジ
スタT3のコレクタ端子に接続し、トランジスタT2のベー
ス端子をnpn型のバイポーラトランジスタT4のコレクタ
端子に接続する。
の正端子＋Vcc及び負端子＋Vccに夫々接続する。トラン
ジスタのT1のベース端子をpnp型のバイポーラトランジ
スタT3のコレクタ端子に接続し、トランジスタT2のベー
ス端子をnpn型のバイポーラトランジスタT4のコレクタ
端子に接続する。
トランジスタT3及びT4のエミッタ端子を電源正端子＋Vc
c及び電源負端子＋Vccに夫々接続する。
c及び電源負端子＋Vccに夫々接続する。
トランジスタT1及びT4のベース端子をnpn型のバイポー
ラトランジスタT14のコレクタ端子及びエミッタ端子に
夫々接続する。
ラトランジスタT14のコレクタ端子及びエミッタ端子に
夫々接続する。
トランジスタT3及びT4のベース端子をnpn型のバイポー
ラトランジスタT23のコレクタ端子及びエミッタ端子に
夫々接続する。
ラトランジスタT23のコレクタ端子及びエミッタ端子に
夫々接続する。
トランジスタT14及びT23のベース端子を矩形ブロック
Ｃ、例えば上述したイタリア国特許出願明細書に記載さ
れた他の構体により回路制御手段に接続する。
Ｃ、例えば上述したイタリア国特許出願明細書に記載さ
れた他の構体により回路制御手段に接続する。
この回路制御手段ＣをブロックSWで示すスイッチング信
号源に接続し、スイッチング時にこの信号源から発生し
た信号によってトランジスタT14及びT23を交互に導通駆
動する。これがため、トランジスタT1及びT4が導通状態
となると、トランジスタT2及びT3がカットオフ状態とな
り、又、その逆の状態となる。出力段のトランジスタT1
及びT2は導通すると飽和状態となる。
号源に接続し、スイッチング時にこの信号源から発生し
た信号によってトランジスタT14及びT23を交互に導通駆
動する。これがため、トランジスタT1及びT4が導通状態
となると、トランジスタT2及びT3がカットオフ状態とな
り、又、その逆の状態となる。出力段のトランジスタT1
及びT2は導通すると飽和状態となる。
上述したイタリア国特許出願明細書によれば、トランジ
スタT3及びT4も導通すると飽和状態となる。
スタT3及びT4も導通すると飽和状態となる。
回路の作動を説明するに当り、スイッチング信号によっ
てトランジスタT14をカットオフ状態にし、トランジス
タT23を導通状態にするものとする。
てトランジスタT14をカットオフ状態にし、トランジス
タT23を導通状態にするものとする。
トランジスタT3が殆ど遅延なく導通して飽和状態となる
と、これによりトランジスタT1のベースから電荷を取出
してこのトランジスタの飽和からカットオフ状態へのス
イッチング過渡期間を減少するようになる。しかし、先
ず最初トランジスタT4が導通し続け、そのベースに蓄積
された電荷が無くなるまで飽和状態となる。この過渡中
トランジスタT4はトランジスタT23のエミッタ電流を吸
収し続けてトランジスタT2が導通するのを阻止し、従っ
てトランジスタT2はトランジスタT4の飽和状態により決
まる遅延でスイッチングされるようになる。
と、これによりトランジスタT1のベースから電荷を取出
してこのトランジスタの飽和からカットオフ状態へのス
イッチング過渡期間を減少するようになる。しかし、先
ず最初トランジスタT4が導通し続け、そのベースに蓄積
された電荷が無くなるまで飽和状態となる。この過渡中
トランジスタT4はトランジスタT23のエミッタ電流を吸
収し続けてトランジスタT2が導通するのを阻止し、従っ
てトランジスタT2はトランジスタT4の飽和状態により決
まる遅延でスイッチングされるようになる。
トランジスタT3及びT4は、トランジスタT1のカットオフ
状態を加速すると共にトランジスタT2の点弧を遅延する
ことによりトランジスタT1及びT2が同時に導通するのを
防止することができ、又、装置自体の集積化に害を与え
ないようにその持続期間を制限し得るようになる。
状態を加速すると共にトランジスタT2の点弧を遅延する
ことによりトランジスタT1及びT2が同時に導通するのを
防止することができ、又、装置自体の集積化に害を与え
ないようにその持続期間を制限し得るようになる。
回路の作動は、逆のスイッチングの場合にも同様且つ対
照的となる。即ちトランジスタT4によってトランジスタ
T2のカットオフ状態を加速すると共にトランジスタT3に
よってトランジスタT1の点弧を遅延し、これにより同時
導通による損傷を防止する。
照的となる。即ちトランジスタT4によってトランジスタ
T2のカットオフ状態を加速すると共にトランジスタT3に
よってトランジスタT1の点弧を遅延し、これにより同時
導通による損傷を防止する。
かかる解決策の経済的な実現可能性は、２個の通常のバ
イポーラトランジスタT3及びT4を追加の素子として用い
ることにより同時導通による損傷を簡単に防止し得ると
言う事実から明らかである。
イポーラトランジスタT3及びT4を追加の素子として用い
ることにより同時導通による損傷を簡単に防止し得ると
言う事実から明らかである。
又、トランジスタT3及びT4は供給電流の吸収を何ら増大
させる必要はない。その理由は、出力トランジスタT1の
ベース電流を、出力の再使用に際しトランジスタT
14（このトランジスタT14のベース電流が無視し得る値
以下であるため）を経てトランジスタT4の入力ベース電
流として供給すると共に、トランジスタT2のベース電流
を、入力の再使用に際しトランジスタT23（このトラン
ジスタT23のベース電流が無視し得る値以下であるた
め）を経てトランジスタT3の出力ベース電流として供給
するからである。
させる必要はない。その理由は、出力トランジスタT1の
ベース電流を、出力の再使用に際しトランジスタT
14（このトランジスタT14のベース電流が無視し得る値
以下であるため）を経てトランジスタT4の入力ベース電
流として供給すると共に、トランジスタT2のベース電流
を、入力の再使用に際しトランジスタT23（このトラン
ジスタT23のベース電流が無視し得る値以下であるた
め）を経てトランジスタT3の出力ベース電流として供給
するからである。
しかし、上述した誘導性負荷のスイッチングを行う制御
回路は、これを実際上モノリシック集積回路として形成
する際、この発明に関する技術的な問題に密接して関連
する欠点を有する。
回路は、これを実際上モノリシック集積回路として形成
する際、この発明に関する技術的な問題に密接して関連
する欠点を有する。
既知のようにカットオフ状態に保持されているも集積回
路のトランジスタから漏洩電流が流れ得るようになる。
上述した回路の場合にはトランジスタT14及びT23からの
漏洩電流によって、トランジスタT3及びT4を不所望に再
点弧するようになり従って出力トランジスタT1及びT2の
制御精度に悪影響を与えるようになる。
路のトランジスタから漏洩電流が流れ得るようになる。
上述した回路の場合にはトランジスタT14及びT23からの
漏洩電流によって、トランジスタT3及びT4を不所望に再
点弧するようになり従って出力トランジスタT1及びT2の
制御精度に悪影響を与えるようになる。
本発明の目的は、従来の回路と同程度の費用で、しかも
作動の信頼性を著しく向上し得るようにした誘導性負荷
のスイッチングを行うモノリシック集積化制御回路を提
供せんとするにある。
作動の信頼性を著しく向上し得るようにした誘導性負荷
のスイッチングを行うモノリシック集積化制御回路を提
供せんとするにある。
本発明は各々が第1,第２及び制御端子を有する直列接続
の第１回路手段T1′及び第２回路手段T2′により構成さ
れたプッシュプル出力段を具え、各回路手段の第１及第
２端子を供給電圧発生器の第１端子＋Vcc及び第２端子
−Vcc間に接続し、これら第１回路手段T1′及び第２回
路手段T2′の制御電極を、スイッチング信号源SW′に接
続され、これら第１及び第２回路手段を交互に導通せし
める制御回路手段Ｃ′に夫々接続し、ほかに各々が第1,
第２及び制御端子を有する電荷抽出用の第１トランジス
タT3′及び第２トランジスタT4′を具え、第１トランジ
スタT3′はその第１及び第２端子を、第１回路手段T1′
が接続された供給電圧発生器の端子＋Vccと、第１回路
手段の制御端子との間に接続し、第２トランジスタT4′
はその第１及び第２端子を、第２回路手段T2′が接続さ
れた供給電圧発生器の端子−Vccと、第２回路手段の制
御端子との間に接続し、これら第１及び第２トランジス
タT3′及びT4′を、前記第１及び第２回路手段T2′及び
T1′が夫々導電状態となる際これら第１及び第２トラン
ジスタT3′及びT4′の作動を制御する回路制御手段Ｃ′
に結合し、これら第１及び第２トランジスタT3′及び
T4′の各々を、第２及び第１回路手段が夫々導通可能状
態に保持される期間以上の予定期間に亘り導通せしめら
れるようにした誘導性負荷のスイッチングを行うモノリ
シック集積化制御回路において、前記電荷抽出用の第１
トランジスタT3′の制御端子を単一方向に導通する第１
回路素子D3′を経て回路制御手段Ｃ′に結合し、この第
１回路素子D3′は、その第１端子を前記制御端子に接続
し、且つ第２端子を前記回路制御手段Ｃ′に接続すると
共に第１抵抗R3′を経て前記第１トランジスタT3′が接
続された供給電圧発生器の端子に接続し、前記電荷抽出
用の第２トランジスタT4′の制御端子を、単一方向に導
通する第２回路素子をD4′を経て回路制御手段（Ｃ′）
に結合し、この第２回路素子D4′はその第１端子を前記
回路制御手段Ｃ′に接続すると共に第２抵抗R4′を経て
前記第２トランジスタT4′が接続された供給電圧発生器
の端子に接続し、且つ第２端子を第２トランジスタT4′
の制御端子に接続するようにしたことを特徴とする 図面に付き本発明を説明する。
の第１回路手段T1′及び第２回路手段T2′により構成さ
れたプッシュプル出力段を具え、各回路手段の第１及第
２端子を供給電圧発生器の第１端子＋Vcc及び第２端子
−Vcc間に接続し、これら第１回路手段T1′及び第２回
路手段T2′の制御電極を、スイッチング信号源SW′に接
続され、これら第１及び第２回路手段を交互に導通せし
める制御回路手段Ｃ′に夫々接続し、ほかに各々が第1,
第２及び制御端子を有する電荷抽出用の第１トランジス
タT3′及び第２トランジスタT4′を具え、第１トランジ
スタT3′はその第１及び第２端子を、第１回路手段T1′
が接続された供給電圧発生器の端子＋Vccと、第１回路
手段の制御端子との間に接続し、第２トランジスタT4′
はその第１及び第２端子を、第２回路手段T2′が接続さ
れた供給電圧発生器の端子−Vccと、第２回路手段の制
御端子との間に接続し、これら第１及び第２トランジス
タT3′及びT4′を、前記第１及び第２回路手段T2′及び
T1′が夫々導電状態となる際これら第１及び第２トラン
ジスタT3′及びT4′の作動を制御する回路制御手段Ｃ′
に結合し、これら第１及び第２トランジスタT3′及び
T4′の各々を、第２及び第１回路手段が夫々導通可能状
態に保持される期間以上の予定期間に亘り導通せしめら
れるようにした誘導性負荷のスイッチングを行うモノリ
シック集積化制御回路において、前記電荷抽出用の第１
トランジスタT3′の制御端子を単一方向に導通する第１
回路素子D3′を経て回路制御手段Ｃ′に結合し、この第
１回路素子D3′は、その第１端子を前記制御端子に接続
し、且つ第２端子を前記回路制御手段Ｃ′に接続すると
共に第１抵抗R3′を経て前記第１トランジスタT3′が接
続された供給電圧発生器の端子に接続し、前記電荷抽出
用の第２トランジスタT4′の制御端子を、単一方向に導
通する第２回路素子をD4′を経て回路制御手段（Ｃ′）
に結合し、この第２回路素子D4′はその第１端子を前記
回路制御手段Ｃ′に接続すると共に第２抵抗R4′を経て
前記第２トランジスタT4′が接続された供給電圧発生器
の端子に接続し、且つ第２端子を第２トランジスタT4′
の制御端子に接続するようにしたことを特徴とする 図面に付き本発明を説明する。
第２図において第１図に示す素子と同一の素子には同一
の符号を附して示す。
の符号を附して示す。
第２図に示す本発明制御回路は夫々pnp型及びnpn型の２
個のバイポーラトランジスタT1′及びT2′を有する出力
段を具え、そのコレクタ端子を相互接続して制御回路自
体の出力端子を形成する。
個のバイポーラトランジスタT1′及びT2′を有する出力
段を具え、そのコレクタ端子を相互接続して制御回路自
体の出力端子を形成する。
トランジスタT1′及びT2′のエミッタ端子を供給電圧発
生器の正端子＋Vcc及び負端子−Vccに夫々接続し、これ
らトランジスタのベース端子を矩形ブロックＣ′で示す
回路制御手段に接続する。
生器の正端子＋Vcc及び負端子−Vccに夫々接続し、これ
らトランジスタのベース端子を矩形ブロックＣ′で示す
回路制御手段に接続する。
この回路制御手段をブロックSW′で示すスイッチング信
号源に接続し、スイッチング時に、この信号源から発生
したスイッチング信号によってトランジスタT1′及び
T2′を交互に導通駆動する。
号源に接続し、スイッチング時に、この信号源から発生
したスイッチング信号によってトランジスタT1′及び
T2′を交互に導通駆動する。
この回転制御手段Ｃ′は第１図に示す回路制御手段Ｃ及
びトランジスタT14及びT23の全体と等価の回路により構
成することができる。
びトランジスタT14及びT23の全体と等価の回路により構
成することができる。
pnp型のバイポーラトランジスタT3′のコレクタ端子を
トランジスタT1′のベースに接続し、npn型のバイポー
ラトランジスタT4′のコレクタ端子をトランジスタT2′
のベース端子に接続する。
トランジスタT1′のベースに接続し、npn型のバイポー
ラトランジスタT4′のコレクタ端子をトランジスタT2′
のベース端子に接続する。
トランジスタT3′及びT4′のエミッタ端子を電源正端子
＋Vcc及び電源負端子−Vccに夫々接続する。
＋Vcc及び電源負端子−Vccに夫々接続する。
トランジスタT3′及びT4′のベース端子を第１ダイオー
ドD3′の陽極及び第２ダイオードD4′の陰極に夫々接続
する。
ドD3′の陽極及び第２ダイオードD4′の陰極に夫々接続
する。
ダイオードD3′の陰極を回路制御手段Ｃ′に接続すると
共に第１抵抗R3′を経て電源正端子＋Vccに接続する。
共に第１抵抗R3′を経て電源正端子＋Vccに接続する。
ダイオードD4′の陽極を回路制御手段Ｃ′に接続すると
共に第２抵抗R4′を経て電源負端子−Vccに接続する。
共に第２抵抗R4′を経て電源負端子−Vccに接続する。
回路制御手段Ｃ′によりスイッチング信号源からのスイ
ッチング信号に従ってトランジスタT1′及びT4′を同時
に導通状態にすると共にトランジスタT2′及びT3′をカ
ットオフ状態にするか又はその逆の状態とする。
ッチング信号に従ってトランジスタT1′及びT4′を同時
に導通状態にすると共にトランジスタT2′及びT3′をカ
ットオフ状態にするか又はその逆の状態とする。
本発明制御回路の作動は第１図の既知の回路につき説明
した所と同様である。特にトランジスタT3′及びT4′の
機能はトランジスタT3及びT4の機能と完全に同一であ
る。
した所と同様である。特にトランジスタT3′及びT4′の
機能はトランジスタT3及びT4の機能と完全に同一であ
る。
抵抗R3′及びR4′によって夫々トランジスタT3′及び
T4′の点弧に対するベース電流のスレシホルド値を正確
に決めることができる。
T4′の点弧に対するベース電流のスレシホルド値を正確
に決めることができる。
この場合にはこれらトランジスタの点弧に必要な最小ベ
ース電流値は夫々次式で示すことができる。
ース電流値は夫々次式で示すことができる。
ここにVD3′及びVD4′はダイオードD3′及びD4′の接合
電圧を夫々示し、VBE3′及びVBE4′はトランジスタT3′
及びT4′のベース−エミッタ接合電圧を夫々示す。抵抗
R3′及びR4′の値を適当に選定することにより、回路制
御手段Ｃ′からの漏洩電流のみによりトランジスタT3′
及びT4′の不所望な点弧を防止するような電流スレシホ
ルド値を得ることができる。
電圧を夫々示し、VBE3′及びVBE4′はトランジスタT3′
及びT4′のベース−エミッタ接合電圧を夫々示す。抵抗
R3′及びR4′の値を適当に選定することにより、回路制
御手段Ｃ′からの漏洩電流のみによりトランジスタT3′
及びT4′の不所望な点弧を防止するような電流スレシホ
ルド値を得ることができる。
又、導通して飽和状態となるトランジスタT3′及びT4′
がスイッチング中のカットオフ状態にある際トランジス
タT3′及びT4′のベースから抵抗R3′及びR4′を経て電
荷が放電されるのをダイオードD3′及びD4′によって防
止する。かようにして、出力トランジスタT1′及びT2′
を同時に導通する危険性を生ずるトランジスタT3′及び
T4′のカットオフ過渡期間が変動するのを防止する。
がスイッチング中のカットオフ状態にある際トランジス
タT3′及びT4′のベースから抵抗R3′及びR4′を経て電
荷が放電されるのをダイオードD3′及びD4′によって防
止する。かようにして、出力トランジスタT1′及びT2′
を同時に導通する危険性を生ずるトランジスタT3′及び
T4′のカットオフ過渡期間が変動するのを防止する。
これがため、所望の作動精度を、極めて簡単且つ廉価な
回路手段、即ち２個の抵抗及び２個のダイオードを用い
て得ることができる。
回路手段、即ち２個の抵抗及び２個のダイオードを用い
て得ることができる。
本発明は上述した例にのみ限定されるものではなく、発
明の要旨を変更しない範囲内で種々の変更を加えること
ができる。
明の要旨を変更しない範囲内で種々の変更を加えること
ができる。
倒えばダイオードの代わりに単方向導通を行う他の回路
素子を用いることができ、しかも出力段のトランジスタ
の代わりに既知の数個のトランジスタを具える等価回路
を用いることもできる。
素子を用いることができ、しかも出力段のトランジスタ
の代わりに既知の数個のトランジスタを具える等価回路
を用いることもできる。
回路制御手段Ｃ′を既知の回路とすることもできる。
第１図は誘導性負荷のスイッチングを行う既知の制御回
路を示すブロック図、 第２図は本発明による誘導性負荷のスイッチングを行う
制御回路を示すブロック図である。 T1′〜T4′……トランジスタ D3′〜D4′……ダイオード R3′〜R4′……抵抗 Ｃ′……回路制御手段 SW′……スイッチング信号源
路を示すブロック図、 第２図は本発明による誘導性負荷のスイッチングを行う
制御回路を示すブロック図である。 T1′〜T4′……トランジスタ D3′〜D4′……ダイオード R3′〜R4′……抵抗 Ｃ′……回路制御手段 SW′……スイッチング信号源
Claims (6)
- 【請求項１】各々が第1,第２及び制御端子を有する直列
接続の第１回路手段（T1′）及び第２回路手段（T2′）
により構成されたプッシュプル出力段を具え、各回路手
段の第１及び第２端子を供給電圧発生器の第１端子（＋
VCC）及び第２端子（−VCC）間に接続し、これら第１回
路手段（T1′）及び第２回路手段（T2′）の制御電極
を、スイッチング信号源（SW′）に接続され、これら第
１及び第２回路手段を交互に導通せしめる制御回路手段
（Ｃ′）に夫々接続し、ほかに各々が第1,第２及び制御
端子を有する電荷抽出用の第１トランジスタ（T3′）及
び第２トランジスタ（T4′）を具え、第１トランジスタ
（T3′）はその第１及び第２端子を、第１回路手段
（T1′）が接続された供給電圧発生器の端子（＋VCC）
と、第１回路手段の制御端子との間に接続し、第２トラ
ンジスタ（T4′）はその第１及び第２端子を、第２回路
手段（T2′）が接続された供給電圧発生器の端子（−V
CC）と、第２回路手段の制御端子との間に接続し、これ
ら第１及び第２トランジスタ（T3′及びT4′）を、前記
第１及び第２回路手段（T2′及びT1′）が夫々導通状態
となる際これら第１及び第２トランジスタ（T3′及び
T4′）の作動を制御する回路制御手段（Ｃ′）に結合
し、これら第１及び第２トランジスタ（T3′及びT4′）
の各々を、第２及び第１回路手段が夫々導通可能状態に
保持される期間以上の予定期間に亘り導通せしめられる
ようにした誘導性負荷のスイッチングを行うモノリシッ
ク集積化制御回路において、前記電荷抽出用の第１トラ
ンジスタ（T3′）の制御端子を単一方向に導通する第１
回路素子（D3′）を経て回路制御手段（Ｃ′）に結合
し、この第１回路素子（D3′）は、その第１端子を前記
制御端子に接続し、且つ第２端子を前記回路制御手段
（Ｃ′）に接続すると共に第１抵抗（R3′）を経て前記
第１トランジスタ（T3′）が接続された供給電圧発生器
の端子に接続し、前記電荷抽出用の第２トランジスタ
（T4′）の制御端子を、単一方向に導通する第２回路素
子（D4′）を経て回路制御手段（Ｃ′）に結合し、この
第２回路素子（D4′）はその第１端子を前記回路制御手
段（Ｃ′）に接続すると共に第２抵抗（R4′）を経て前
記第２トランジスタ（T4′）が接続された供給電圧発生
器の端子に接続し、且つ第２端子を第２トランジスタ
（T4′）の制御端子に接続するようにしたことを特徴と
するモノリシック集積化制御回路。 - 【請求項２】第１回路手段（T1′）及び第２回路手段
（T2′）はその導電型を互いに逆とし、第１回路手段
（T1′）の第１端子及び第２回路手段（T2′）の第１端
子を供給電圧発生器の第１端子（＋Vcc）及び第２端子
（−Vcc）に夫々接続し、第１回路手段（T1′）及び第
２回路手段（T2′）の第２端子を相互接続して制御回路
の出力端子を形成し、電荷抽出用の第１トランジスタ
（T3′）及び第２トランジスタ（T4′）はその導電型
を、前記第１回路手段（T1′）及び第２回路手段
（T2′）の導電型と同一導電型としたことを特徴とする
特許請求の範囲第１項に記載のモノリシック集積化制御
回路。 - 【請求項３】第１回路手段（T1′）及び第２回路手段
（T2′）をトランジスタとしたことを特徴とする特許請
求の範囲第１項及び第２項の何れかの項に記載のモノリ
シック集積化制御回路。 - 【請求項４】第１回路手段（T1′）及び第２回路手段
（T2′）並びに電荷抽出用の第１トランジスタ（T3′）
及び第２トランジスタ（T4′）をバイポーラトランジス
タとし、その各々の第１端子、制御端子及び第２端子を
夫々エミッタ、ベース及びコレクタとしたことを特徴と
する特許請求の範囲第３項に記載のモノリシック集積化
制御回路。 - 【請求項５】電荷抽出用の第１トランジスタ（T3′）及
び第２トランジスタ（T4′）は導通して飽和状態となる
ようにしたことを特徴とする特許請求の範囲第１項乃至
第４項の何れかの項に記載のモノリシック集積化制御回
路。 - 【請求項６】単一方向に導通する第１回路素子（D3′）
及び第２回路素子（D4′）をダイオードとし、その各々
の第１及び第２端子を夫々陽極及び陰極としたことを特
徴とする特許請求の範囲第１項乃至第５項の何れかの項
に記載のモノリシック集積化制御回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| IT22245/85A IT1185370B (it) | 1985-09-23 | 1985-09-23 | Circuito di comando per la commutazione di carichi induttivi,integrabile monoliticamente,comprendente uno stadio finale in push-pull |
| IT22245A/85 | 1985-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269718A JPS6269718A (ja) | 1987-03-31 |
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