JP3008029U - ターンオフタイム改善回路 - Google Patents
ターンオフタイム改善回路Info
- Publication number
- JP3008029U JP3008029U JP1994006266U JP626694U JP3008029U JP 3008029 U JP3008029 U JP 3008029U JP 1994006266 U JP1994006266 U JP 1994006266U JP 626694 U JP626694 U JP 626694U JP 3008029 U JP3008029 U JP 3008029U
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- JP
- Japan
- Prior art keywords
- transistor
- switching element
- turn
- base
- pulse width
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Abstract
(57)【要約】
【目的】 降圧型コンバータにおけるスイッチング素子
のターンオフ時にスイッチング素子の制御電極の電荷を
放電する回路を付加し、ターンオフタイムの改善を行な
う。 【構成】 ＰＮＰ型スイッチングトランジスタ１１のエ
ミッタ・ベース間にＮＰＮ型トランジスタ１３を接続
し、ＰＮＰ型スイッチングトランジスタ１１のベースと
パルス幅制御回路１２の出力端子との間に抵抗１４を接
続し、ＰＮＰ型スイッチングトランジスタ１１のベース
とＮＰＮトランジスタ１３のベースとの間に抵抗１５を
接続し、更にＮＰＮトランジスタ１３のベースとパルス
幅制御回路１２の出力端子との間にコンデンサを接続し
た。
のターンオフ時にスイッチング素子の制御電極の電荷を
放電する回路を付加し、ターンオフタイムの改善を行な
う。 【構成】 ＰＮＰ型スイッチングトランジスタ１１のエ
ミッタ・ベース間にＮＰＮ型トランジスタ１３を接続
し、ＰＮＰ型スイッチングトランジスタ１１のベースと
パルス幅制御回路１２の出力端子との間に抵抗１４を接
続し、ＰＮＰ型スイッチングトランジスタ１１のベース
とＮＰＮトランジスタ１３のベースとの間に抵抗１５を
接続し、更にＮＰＮトランジスタ１３のベースとパルス
幅制御回路１２の出力端子との間にコンデンサを接続し
た。
Description
【０００１】
本考案はスイッチング電源に関するものである。
【０００２】
従来の降圧型コンバータのターンオフタイム改善回路は図３に示す回路が用い られていた。
【０００３】
図３に示した従来の方式は、スイッチング素子１１がオン状態のときに抵抗１ ６に電流が流れるため、入力電圧が高い降圧型コンバータではパワーロスが大き くなるという欠点を有していた。
【０００４】 一方、抵抗１６の抵抗値を大きくすれば、抵抗１６そのものによるパワーロス は減少するが、スイッチングトランジスタ１１のターンオフ時に制御電極に蓄積 されている電荷の放電が遅くなり、ターンオフタイム改善の効果が薄れる。
【０００５】 そこで本発明は、スイッチング素子１１のターンオフ時に制御電極に蓄積され ている電荷を別のトランジスタによって放電させることによってターンオフタイ ムの改善を行なうことを目的としている。
【０００６】
上記の目的を達成するために、本考案の請求項１におけるターンオフタイム改 善回路は、スイッチング素子の制御電極とパルス幅制御回路の出力端子との間に 接続された抵抗の両端に発生する電圧によって充放電を繰り返すコンデンサと抵 抗とからなる直列回路を付加し、かつ、コンデンサに直列に接続された抵抗両端 の電圧がターンオン時とターンオフ時では極性が反転することを利用して、ター ンオン時には逆方向にバイアスされ、ターンオフ時には順方向にバイアスされる トランジスタを付加して、このトランジスタによってスイッチング素子の制御電 極の電荷を放電させる。
【０００７】 本考案の請求項２におけるターンオフタイム改善回路は、請求項１のコンデン サに直列に接続されている抵抗をダイオードに変更し、コンデンサの放電々流が トランジスタの順方向バイアス電流になることによってスイッチング素子の制御 電極の電荷を放電させる。
【０００８】
パルス幅制御回路の信号によってスイッチング素子がターンオンすると、スイ ッチング素子の制御電極とパルス幅制御回路の出力端子との間に接続された抵抗 両端に電圧が加わり、コンデンサはコンデンサに直列に接続された抵抗を通して 電流が流れて充電する。
【０００９】 パルス幅制御回路の信号によってスイッチング素子がターンオフすると、スイ ッチング素子の制御電極とパルス幅制御回路の出力端子との間に接続された抵抗 両端の電圧が下がり、コンデンサはコンデンサに直列接続された抵抗を通して放 電する。
【００１０】 コンデンサに直列に接続された抵抗に発生する電圧によってトランジスタがオ ン状態になり、スイッチング素子の制御電極の電荷が急速に放電され、ターンオ フタイムを短縮する。
【００１１】
図１は本考案の請求項１の実施例である。
【００１２】 図１において、パルス幅制御回路１２の信号によってＰＮＰ型スイッチングト ランジスタ１１がターンオンすると、抵抗１４の両端に発生する電圧によってコ ンデンサ１６が充電される。このとき、充電々流によって抵抗１５に発生する電 圧はＮＰＮ型トランジスタ１３のベース・エミッタ間を逆バイアスする。パルス 幅制御回路１２の信号によってＰＮＰ型スイッチングトランジスタ１１がターン オフすると、コンデンサ１６は放電するが、放電々流によって抵抗１５に発生す る電圧はＮＰＮ型トランジスタ１３のベース・エミッタ間を順バイアスし、ＮＰ Ｎ型トランジスタ１３はオン状態となり、ＰＮＰ型スイッチングトランジスタ１ １のターンオフを早める。
【００１３】 図２は本考案の請求項２の実施例である。
【００１４】 図２において、コンデンサの充電はダイオード１７を流れ、放電はトランジス タ１３のベースを流れる。その他は図１の実施例と同じである。
【００１５】
本考案によって降圧型コンバータのターンオフタイムのスピードアップ化が容 易となり、少ない追加部品によって効率を上げることができるようになった。
【図１】本考案の請求項１の実施例を示す回路図であ
る。
る。
【図２】本考案の請求項２の実施例を示す回路図であ
る。
る。
【図３】従来の方式を示す回路図である。
１１ ＰＮＰ型スイッチングトランジスタ １２ パルス幅制御回路 １３ ＮＰＮ型トランジスタ １４ 抵抗 １５ 抵抗 １６ コンデンサ １７ ダイオード
Claims (2)
- 【請求項１】 スイッチング素子とパルス幅制御回路を
有する降圧型コンバータにおいて、前記スイッチング素
子の制御電極に蓄積される電荷を放電するトランジスタ
と、前記スイッチング素子の制御電極と前記パルス幅制
御回路の出力端子との間に接続された抵抗と、前記スイ
ッチング素子の制御電極と前記トランジスタのベースと
の間に接続された抵抗と、前記トランジスタのベースと
前記パルス幅制御回路の出力端子との間に接続されたコ
ンデンサとからなり、これによって前記スイッチング素
子のターンオフタイムを短縮させることを特徴とするタ
ーンオフタイム改善回路。 - 【請求項２】 前記スイッチング素子の制御電極と前記
トランジスタのベースとの間に接続された抵抗をダイオ
ードに変更した請求項１記載のターンオフタイム改善回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1994006266U JP3008029U (ja) | 1994-04-20 | 1994-04-20 | ターンオフタイム改善回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1994006266U JP3008029U (ja) | 1994-04-20 | 1994-04-20 | ターンオフタイム改善回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3008029U true JP3008029U (ja) | 1995-03-07 |
Family
ID=43143867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1994006266U Expired - Lifetime JP3008029U (ja) | 1994-04-20 | 1994-04-20 | ターンオフタイム改善回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008029U (ja) |
-
1994
- 1994-04-20 JP JP1994006266U patent/JP3008029U/ja not_active Expired - Lifetime
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