JPH0411043B2 - - Google Patents
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- JPH0411043B2 JPH0411043B2 JP58095122A JP9512283A JPH0411043B2 JP H0411043 B2 JPH0411043 B2 JP H0411043B2 JP 58095122 A JP58095122 A JP 58095122A JP 9512283 A JP9512283 A JP 9512283A JP H0411043 B2 JPH0411043 B2 JP H0411043B2
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- JP
- Japan
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- transistor
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- transistors
- potential
- emitter
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はスイツチング時間が短く、パルス動作
に敵した、トランジスタ電力増幅器に関する。
に敵した、トランジスタ電力増幅器に関する。
この種の電力増幅器は、連続動作するトランジ
スタに比べて、電力消費が少なく、従つて効率が
高いため、種々の目的に用いられる。加えて、デ
イジタル制御される駆動装置で用いられた場合
は、回転速度を正確に制御できる。例えば、デー
タ処理システムの出力装置として用いられる磁気
デイスク記憶装置またはライン・プリンタのため
の駆動装置としてブラシレスDCモーターを使用
する場合は、常にこの種の増幅器が用いられる。
スタに比べて、電力消費が少なく、従つて効率が
高いため、種々の目的に用いられる。加えて、デ
イジタル制御される駆動装置で用いられた場合
は、回転速度を正確に制御できる。例えば、デー
タ処理システムの出力装置として用いられる磁気
デイスク記憶装置またはライン・プリンタのため
の駆動装置としてブラシレスDCモーターを使用
する場合は、常にこの種の増幅器が用いられる。
パルス動作されるブラシレスDCモーターで1A
以上の電流を20〜200kHzの周波数でスイツチす
る必要がある場合は、電力増幅器の最終段トラン
ジスタのオーバーヒートおよびその結果生じる電
気的破壊を避けるため、これらのトランジスタは
短いスイツチング時間を待つ必要がある。知られ
るように、これらのトランジスタで生じる電力消
費はスイツチされる電流の大きさ、動作電圧及び
スイツチング周波数に依存する。最終段トランジ
スタのスイツチング時間が短ければ、上述の電気
的破壊を生じることなく、より高いスイツチング
周波数が可能になる。
以上の電流を20〜200kHzの周波数でスイツチす
る必要がある場合は、電力増幅器の最終段トラン
ジスタのオーバーヒートおよびその結果生じる電
気的破壊を避けるため、これらのトランジスタは
短いスイツチング時間を待つ必要がある。知られ
るように、これらのトランジスタで生じる電力消
費はスイツチされる電流の大きさ、動作電圧及び
スイツチング周波数に依存する。最終段トランジ
スタのスイツチング時間が短ければ、上述の電気
的破壊を生じることなく、より高いスイツチング
周波数が可能になる。
本発明は、パルス動作に適し且つ特別な追加の
補助電圧を必要としない、スイツチング時間の短
いトランジスタ電力増幅器を提供することをその
目的とするものである。
補助電圧を必要としない、スイツチング時間の短
いトランジスタ電力増幅器を提供することをその
目的とするものである。
加えて、本発明による電力増幅器では、直列接
続された２つの最終段トランジスタが同時に導通
しないようにされるため、それによる電気的破壊
も防止される。
続された２つの最終段トランジスタが同時に導通
しないようにされるため、それによる電気的破壊
も防止される。
次に図面を参照して本発明の実施例について説
明する。
明する。
先ず、第１図を参照して電気整流（electronic
commutation）のブラシレスDCモーターの典型
的動作を説明する。今、左側の相補型トランジス
タ電力増幅器のトランジスタＴ及び右側の相補
型トランジスタ電力増幅器のトランジスタＴが
導通、トランジスタＴ及びＴが非導通で、モ
ーターの付勢巻線Ｗに左から右へ電流が流れる
ものとする。このとき電流は動作電源の正極＋
ＶからトランジスタＴ、付勢巻線Ｗ、トランジ
スタＴを介して動作電源の負極へ流れる。電流
が付勢巻線Ｗを通つて左から右へ流れる全期間
の間トランジスタＴは導通状態を続ける。電力
消費を減じる場合あるいは、例えば、モーターの
回転速度をデイジタル制御する場合は、トランジ
スタＴがパルス動作される。付勢巻線Ｗを通る
電流の方向を反転される場合は、トランジスタＴ
，Ｔが非導通、トランジスタＴ、Ｔが導
通にされ、パルス制御の際はトランジスタＴが
パルス動作される。
commutation）のブラシレスDCモーターの典型
的動作を説明する。今、左側の相補型トランジス
タ電力増幅器のトランジスタＴ及び右側の相補
型トランジスタ電力増幅器のトランジスタＴが
導通、トランジスタＴ及びＴが非導通で、モ
ーターの付勢巻線Ｗに左から右へ電流が流れる
ものとする。このとき電流は動作電源の正極＋
ＶからトランジスタＴ、付勢巻線Ｗ、トランジ
スタＴを介して動作電源の負極へ流れる。電流
が付勢巻線Ｗを通つて左から右へ流れる全期間
の間トランジスタＴは導通状態を続ける。電力
消費を減じる場合あるいは、例えば、モーターの
回転速度をデイジタル制御する場合は、トランジ
スタＴがパルス動作される。付勢巻線Ｗを通る
電流の方向を反転される場合は、トランジスタＴ
，Ｔが非導通、トランジスタＴ、Ｔが導
通にされ、パルス制御の際はトランジスタＴが
パルス動作される。
第２図は星形接続された３つの付勢巻線Ｗ１，
Ｗ２，Ｗ３を有するブラシレスDCモーターを動
作させるための３つと電力増幅器の構成を示して
いる。２つと巻線Ｗ１，Ｗ２を通つて左から右へ
電流を流す場合は、第１の電力増幅器のトラン
ジスタＴと第２の電力増幅器のトランジスタＴ
が導通にされる。この場合はトランジスタＴ
がパルス動作される。付勢巻線Ｗ１，Ｗ２を通る
電流の向きを反転するときは、トランジスタＴ
，Ｔが導通され、トランジスタＴがパルス
動作される。付勢巻線Ｗ２とＷ３を通して、また
はＷ１とＷ３を通して電流を流すときは、電流の
向きに応じて夫々の電力増幅器の関連トランジス
タが同様に導通される。
Ｗ２，Ｗ３を有するブラシレスDCモーターを動
作させるための３つと電力増幅器の構成を示して
いる。２つと巻線Ｗ１，Ｗ２を通つて左から右へ
電流を流す場合は、第１の電力増幅器のトラン
ジスタＴと第２の電力増幅器のトランジスタＴ
が導通にされる。この場合はトランジスタＴ
がパルス動作される。付勢巻線Ｗ１，Ｗ２を通る
電流の向きを反転するときは、トランジスタＴ
，Ｔが導通され、トランジスタＴがパルス
動作される。付勢巻線Ｗ２とＷ３を通して、また
はＷ１とＷ３を通して電流を流すときは、電流の
向きに応じて夫々の電力増幅器の関連トランジス
タが同様に導通される。
第３図は本発明による電力増幅器の第１の実施
例の回路図を示している。電力増幅器の入力はＲ
及びＵで示され、２つの相補型最終段トランジス
タはＴ５，Ｔ６で示されている。入力Ｒは第１の
入力トランジスタＴ１のベースに接続され、入力
Ｕは第２の入力トランジスタＴ２のベースに接続
されている。Ｔ１のエミツタは抵抗Ｒ１を介して
アース接続され、コレクタは抵抗Ｒ２を介して動
作電源の正極＋Ｖに接続されると共に抵抗Ｒ３を
介してPNP出力トランジスタＴ５のベースに接
続される。相補型トランジスタ対Ｔ３，Ｔ４の相
互接続されたベース電極はＴ１のコレクタに接続
される。これら２つのトランジスタはプツシユ・
プルＢモードの相補型エミツタ・フオロワを構成
する。Ｔ３，Ｔ４の相互接続されたエミツタはコ
ンデンサＣ１を介してＴ５のベースに接続される
と共に、抵抗Ｒ４を介して動作電源の正極＋Ｖに
接続される。Ｔ５のエミツタも正極＋Ｖに接続さ
れる。Ｔ５のコレクタは電力増幅器の出力Ｏに接
続される。NPNトランジスタＴ４のコレクタは
正極＋Ｖに接続され、PNPトランジスタＴ３の
コレクタは動作電源のアースされた負極に接続さ
れる。Ｔ５のコレクタ・エミツタ路と並列にクラ
ンプ・ダイオードＤ１が接続され、Ｄ１の陰極は
正極＋Ｖに接続されている。Ｔ５はベースと正極
＋Ｖの間にはゼナー・ダイオードＤ２および２つ
のダイオードＤ３，Ｄ４の直列回路が接続され
る。ゼナー・ダイオードＤ２はその陰極が正極＋
Ｖに接続される。
例の回路図を示している。電力増幅器の入力はＲ
及びＵで示され、２つの相補型最終段トランジス
タはＴ５，Ｔ６で示されている。入力Ｒは第１の
入力トランジスタＴ１のベースに接続され、入力
Ｕは第２の入力トランジスタＴ２のベースに接続
されている。Ｔ１のエミツタは抵抗Ｒ１を介して
アース接続され、コレクタは抵抗Ｒ２を介して動
作電源の正極＋Ｖに接続されると共に抵抗Ｒ３を
介してPNP出力トランジスタＴ５のベースに接
続される。相補型トランジスタ対Ｔ３，Ｔ４の相
互接続されたベース電極はＴ１のコレクタに接続
される。これら２つのトランジスタはプツシユ・
プルＢモードの相補型エミツタ・フオロワを構成
する。Ｔ３，Ｔ４の相互接続されたエミツタはコ
ンデンサＣ１を介してＴ５のベースに接続される
と共に、抵抗Ｒ４を介して動作電源の正極＋Ｖに
接続される。Ｔ５のエミツタも正極＋Ｖに接続さ
れる。Ｔ５のコレクタは電力増幅器の出力Ｏに接
続される。NPNトランジスタＴ４のコレクタは
正極＋Ｖに接続され、PNPトランジスタＴ３の
コレクタは動作電源のアースされた負極に接続さ
れる。Ｔ５のコレクタ・エミツタ路と並列にクラ
ンプ・ダイオードＤ１が接続され、Ｄ１の陰極は
正極＋Ｖに接続されている。Ｔ５はベースと正極
＋Ｖの間にはゼナー・ダイオードＤ２および２つ
のダイオードＤ３，Ｄ４の直列回路が接続され
る。ゼナー・ダイオードＤ２はその陰極が正極＋
Ｖに接続される。
Ｔ２のコレクタは抵抗Ｒ５を介して動作電源の
正極＋Ｖに接続され、エミツタは抵抗Ｒ６を介し
てNPN出力トランジスタＴ６のベースに接続さ
れると共に抵抗Ｒ７を介してアース接続される。
Ｔ６のコレクタは出力０に接続されると共に、陽
極をアース接続したクランプ・ダイオードＤ５の
陰極に接続される。Ｔ２のコレクタは２つの直列
接続された抵抗Ｒ８，Ｒ９に接続され、抵抗Ｒ９
の他端はアース接続される。抵抗Ｒ８，Ｒ９の接
続点はインバータとして働くトランジスタＴ７の
ベースに接続され、Ｔ７のエミツタは抵抗Ｒ１０
を介してアースされ、コレクタは抵抗Ｒ１１を介
して動作電源の正極＋Ｖに接続されると共に、相
補型トランジスタ対Ｔ８，Ｔ９の相互接続された
ベースに接続される。Ｔ８，Ｔ９のエミツタも相
互接続され、コンデンサＣ２を介してNPN最終
段トランジスタＴ６のベースに接続されている。
Ｔ６のエミツタはヒユーズ１及び感知抵抗Ｒ１２
を介してアース接続される。NPNトランジスタ
Ｔ９のコレクタは動作電源の正極＋Ｖに接続さ
れ、PNPトランジスタＴ８のコレクタはアース
接続されている。Ｔ８，Ｔ９の相互接続されたエ
ミツタはコンデンサＣ３を介してダイオードＤ
３，Ｄ４の接続点に接続されている。Ｔ６のエミ
ツタはヒユーズ１を介して電流制限回路２の入力
に接続されている。電流制限回路２は３相のブラ
シレスDCモーターの場合は３つの電力増幅器に
よつて共有される。電流制限回路２の出力信号は
抵抗Ｒ３、ダイオードＤ６を介して第１の過負荷
保護トランジスタＴ１０のベースに印加される。
Ｔ１０は第１の入力トランジスタＴ１と同じ導電
型であり、そのコレクタはＴ１のベースに接続さ
れエミツタはアース接続される。電力増幅器の第
２の入力Ｕは抵抗Ｒ１４およびダイオードＤ７を
介してＴ１０のベースに接続される。第１の入力
Ｒは抵抗Ｒ１５を介して第２の過負荷保護トラン
ジスタＴ１１のベースに接続される。Ｔ１１は第
２の入力トランジスタと同じ導電型であり、その
コレクタはＴ２のベースに接続され、エミツタは
アース接続されている。
正極＋Ｖに接続され、エミツタは抵抗Ｒ６を介し
てNPN出力トランジスタＴ６のベースに接続さ
れると共に抵抗Ｒ７を介してアース接続される。
Ｔ６のコレクタは出力０に接続されると共に、陽
極をアース接続したクランプ・ダイオードＤ５の
陰極に接続される。Ｔ２のコレクタは２つの直列
接続された抵抗Ｒ８，Ｒ９に接続され、抵抗Ｒ９
の他端はアース接続される。抵抗Ｒ８，Ｒ９の接
続点はインバータとして働くトランジスタＴ７の
ベースに接続され、Ｔ７のエミツタは抵抗Ｒ１０
を介してアースされ、コレクタは抵抗Ｒ１１を介
して動作電源の正極＋Ｖに接続されると共に、相
補型トランジスタ対Ｔ８，Ｔ９の相互接続された
ベースに接続される。Ｔ８，Ｔ９のエミツタも相
互接続され、コンデンサＣ２を介してNPN最終
段トランジスタＴ６のベースに接続されている。
Ｔ６のエミツタはヒユーズ１及び感知抵抗Ｒ１２
を介してアース接続される。NPNトランジスタ
Ｔ９のコレクタは動作電源の正極＋Ｖに接続さ
れ、PNPトランジスタＴ８のコレクタはアース
接続されている。Ｔ８，Ｔ９の相互接続されたエ
ミツタはコンデンサＣ３を介してダイオードＤ
３，Ｄ４の接続点に接続されている。Ｔ６のエミ
ツタはヒユーズ１を介して電流制限回路２の入力
に接続されている。電流制限回路２は３相のブラ
シレスDCモーターの場合は３つの電力増幅器に
よつて共有される。電流制限回路２の出力信号は
抵抗Ｒ３、ダイオードＤ６を介して第１の過負荷
保護トランジスタＴ１０のベースに印加される。
Ｔ１０は第１の入力トランジスタＴ１と同じ導電
型であり、そのコレクタはＴ１のベースに接続さ
れエミツタはアース接続される。電力増幅器の第
２の入力Ｕは抵抗Ｒ１４およびダイオードＤ７を
介してＴ１０のベースに接続される。第１の入力
Ｒは抵抗Ｒ１５を介して第２の過負荷保護トラン
ジスタＴ１１のベースに接続される。Ｔ１１は第
２の入力トランジスタと同じ導電型であり、その
コレクタはＴ２のベースに接続され、エミツタは
アース接続されている。
次に、第５図のパルス波形を参照して第３図の
電力増幅器の動作を説明する。最初、電力増幅器
が非活動状態、即ち、２つの最終段トランジスタ
Ｔ５，Ｔ６，従つて入力トランジスタＴ１，Ｔ２
が非導通状態にあるものとする。この状態ではＴ
１のコレクタの電位は動作電源の電圧＋Ｖに等し
い。結果として、２つの相補型トランジスタＴ
３，Ｔ４の相互接続ベースの電位も電圧＋Ｖにあ
る。このときNPNトランジスタＴ４が導通し、
Ｔ３，Ｔ４の相互接続エミツタの電位は約＋Ｖの
値になる（第５図の波形Ｂ）。この段階で、第１
図に示されるモーター巻線Ｗを通して左から右へ
電流が流されるべきであるものとする。このとき
は、第１図のトランジスタＴに対応する最終段
トランジスタＴ５が導通され、第１図のトランジ
スタＴに対応する最終段トランジスタＴ６が非
導通にされる。巻線Ｗの右側と関連する電力増幅
器ではトランジスタＴが導通、トランジスタＴ
が非導通である。
電力増幅器の動作を説明する。最初、電力増幅器
が非活動状態、即ち、２つの最終段トランジスタ
Ｔ５，Ｔ６，従つて入力トランジスタＴ１，Ｔ２
が非導通状態にあるものとする。この状態ではＴ
１のコレクタの電位は動作電源の電圧＋Ｖに等し
い。結果として、２つの相補型トランジスタＴ
３，Ｔ４の相互接続ベースの電位も電圧＋Ｖにあ
る。このときNPNトランジスタＴ４が導通し、
Ｔ３，Ｔ４の相互接続エミツタの電位は約＋Ｖの
値になる（第５図の波形Ｂ）。この段階で、第１
図に示されるモーター巻線Ｗを通して左から右へ
電流が流されるべきであるものとする。このとき
は、第１図のトランジスタＴに対応する最終段
トランジスタＴ５が導通され、第１図のトランジ
スタＴに対応する最終段トランジスタＴ６が非
導通にされる。巻線Ｗの右側と関連する電力増幅
器ではトランジスタＴが導通、トランジスタＴ
が非導通である。
第３図のトランジスタＴ５を導通にする場合
は、正パルス、例えば5VのTTLレベル、が電力
増幅器の入力Ｒに印加される（第５図の波形Ａ）。
結果として、NPNトランジスタＴ１が導通し、
最終段トランジスタＴ５のベース電流が動作電源
の正極＋ＶからＴ５のエミツタ・ベース・ダイオ
ード、抵抗Ｒ３、入力トランジスタＴ１、エミツ
タ抵抗Ｒ１を介して動作電源の負極へ流れる。こ
れによりトランジスタＴ５はモーター巻線Ｗは電
流を供給する。
は、正パルス、例えば5VのTTLレベル、が電力
増幅器の入力Ｒに印加される（第５図の波形Ａ）。
結果として、NPNトランジスタＴ１が導通し、
最終段トランジスタＴ５のベース電流が動作電源
の正極＋ＶからＴ５のエミツタ・ベース・ダイオ
ード、抵抗Ｒ３、入力トランジスタＴ１、エミツ
タ抵抗Ｒ１を介して動作電源の負極へ流れる。こ
れによりトランジスタＴ５はモーター巻線Ｗは電
流を供給する。
トランジスタＴ５はスイツチング時間は、後述
するように、抵抗Ｒ２、相補型トランジスタＴ
３，Ｔ４およびコンデンサＣ１よりなる回路によ
つて減じられる。トランジスタＴ１が導通のとき
抵抗Ｒ２はコレクタ電流によつて例えば6Vの電
圧降下を生じる（第５図の波形Ｂ）。結果として
トランジスタＴ３，Ｔ４の相互接続ベースの電位
が抵くなり、ベース電位がエミツタ電位よりも約
0.6V低くなつたときPNPトランジスタＴ３が導
通し、NPNトランジスタＴ４が非導通になる。
Ｔ３はＴ１のコレクタ、従つてＴ３，Ｔ４のベー
スにおける電位の減少をＴ３，Ｔ４のエミツタに
伝える。Ｔ３はそのベースおよびエミツタの電位
がほぼ等しくなるまで導通し続ける。エミツタ電
位の変化はコンデンサＣ１を介して出力トランジ
スタＴ５のベースに伝えられ、従つてＴ５のベー
ス電位は短い時間の間強く負になり（第５図の波
形Ｃ）、Ｔ５は大きなベース電流を流して急激に
オンにスイツチする。
するように、抵抗Ｒ２、相補型トランジスタＴ
３，Ｔ４およびコンデンサＣ１よりなる回路によ
つて減じられる。トランジスタＴ１が導通のとき
抵抗Ｒ２はコレクタ電流によつて例えば6Vの電
圧降下を生じる（第５図の波形Ｂ）。結果として
トランジスタＴ３，Ｔ４の相互接続ベースの電位
が抵くなり、ベース電位がエミツタ電位よりも約
0.6V低くなつたときPNPトランジスタＴ３が導
通し、NPNトランジスタＴ４が非導通になる。
Ｔ３はＴ１のコレクタ、従つてＴ３，Ｔ４のベー
スにおける電位の減少をＴ３，Ｔ４のエミツタに
伝える。Ｔ３はそのベースおよびエミツタの電位
がほぼ等しくなるまで導通し続ける。エミツタ電
位の変化はコンデンサＣ１を介して出力トランジ
スタＴ５のベースに伝えられ、従つてＴ５のベー
ス電位は短い時間の間強く負になり（第５図の波
形Ｃ）、Ｔ５は大きなベース電流を流して急激に
オンにスイツチする。
トランジスタＴ５は抵抗Ｒ２、相補型トランジ
スタＴ３，Ｔ４およびコンデンサＣ１よりなる回
路によつて同様に高速でオフにスイツチされる。
入力トランジスタＴ１がそのベースへのパルスの
終端によつて非導通にされると、Ｔ５のエミツ
タ・ベース電流回路が中断され、Ｔ５は非導通に
なる。このプロセスはＴ１のコレクタにおける電
位上昇によつて加速される。Ｔ１のコレクタ電
位、従つてNPNトランジスタＴ４のベース電位
がエミツタ電位よりも約0.6V高くなると、NPN
トランジスタＴ４が再び導通し、PNPトランジ
スタＴ３が非導通になる。トランジスタＴ４はＴ
１のコレクタ従つてＴ３，Ｔ４のベースにおける
電位の上昇をＴ３，Ｔ４のエミツタへ伝える。Ｔ
４はそのベースおよびエミツタの電位がほぼ等し
くなるまで導通し続ける。この電位上昇はコンデ
ンサＣ１を介してＴ５のベースに伝えられる。Ｔ
５はコンデンサＣ１を介して付加的に印加される
正の電荷キヤリアによつてより迅速に非導通にな
る。Ｔ５がオフにスイツチした後、ノードＣは抵
抗Ｒ４を介して再び＋Ｖの電位になる、即ち、コ
ンデンサＣ１はトランジスタＴ４、抵抗Ｒ４を介
して放電する。
スタＴ３，Ｔ４およびコンデンサＣ１よりなる回
路によつて同様に高速でオフにスイツチされる。
入力トランジスタＴ１がそのベースへのパルスの
終端によつて非導通にされると、Ｔ５のエミツ
タ・ベース電流回路が中断され、Ｔ５は非導通に
なる。このプロセスはＴ１のコレクタにおける電
位上昇によつて加速される。Ｔ１のコレクタ電
位、従つてNPNトランジスタＴ４のベース電位
がエミツタ電位よりも約0.6V高くなると、NPN
トランジスタＴ４が再び導通し、PNPトランジ
スタＴ３が非導通になる。トランジスタＴ４はＴ
１のコレクタ従つてＴ３，Ｔ４のベースにおける
電位の上昇をＴ３，Ｔ４のエミツタへ伝える。Ｔ
４はそのベースおよびエミツタの電位がほぼ等し
くなるまで導通し続ける。この電位上昇はコンデ
ンサＣ１を介してＴ５のベースに伝えられる。Ｔ
５はコンデンサＣ１を介して付加的に印加される
正の電荷キヤリアによつてより迅速に非導通にな
る。Ｔ５がオフにスイツチした後、ノードＣは抵
抗Ｒ４を介して再び＋Ｖの電位になる、即ち、コ
ンデンサＣ１はトランジスタＴ４、抵抗Ｒ４を介
して放電する。
相補型トランジスタＴ６のスイツチング時間は
同様に減じられる。入力トランジスタＴ２は
TTLレベルによつて制御されるNPNトランジス
タであり、Ｔ５と相補型の最終段トランジスタＴ
６を制御するためには、位相反転段として働くト
ランジスタＴ７が必要である。入力トランジスタ
Ｔ２が非導通のときＴ７は分圧器Ｒ５，Ｒ８，Ｒ
９によるベース電圧を受取る結果として導通にな
る。最終段トランジスタＴ６が導通にされるべき
とはＴ２のベースに正パルスが印加される。Ｔ２
のエミツタ電流は抵抗Ｒ６を介して最終段トラン
ジスタＴ６のベース電流として供給され、Ｔ６が
導通し始める。Ｔ２が導通したときコレクタ抵抗
Ｒ５の電圧降下によりＴ７のベース電圧が低くな
り、Ｔ７が非導通になる。従つて、Ｔ７のコレク
タ電位、従つて２つの相補型トランジスタＴ８，
Ｔ９の相互接続ベースの電位が上昇する。このと
きNPNトランジスタＴ９が導通し、Ｔ８，Ｔ９
の相互接続エミツタの電位も上昇する（第５図の
波形Ｆ）。Ｔ８，Ｔ９のエミツタ電位の上昇は正
方向の鋭いパルスとして出力トランジスタＴ６の
ベースに供給され（第５図の波形Ｇ）、Ｔ６はこ
のようにしてベースに付加的に供給される正の電
荷キヤリアによつてより高速に導通する。
同様に減じられる。入力トランジスタＴ２は
TTLレベルによつて制御されるNPNトランジス
タであり、Ｔ５と相補型の最終段トランジスタＴ
６を制御するためには、位相反転段として働くト
ランジスタＴ７が必要である。入力トランジスタ
Ｔ２が非導通のときＴ７は分圧器Ｒ５，Ｒ８，Ｒ
９によるベース電圧を受取る結果として導通にな
る。最終段トランジスタＴ６が導通にされるべき
とはＴ２のベースに正パルスが印加される。Ｔ２
のエミツタ電流は抵抗Ｒ６を介して最終段トラン
ジスタＴ６のベース電流として供給され、Ｔ６が
導通し始める。Ｔ２が導通したときコレクタ抵抗
Ｒ５の電圧降下によりＴ７のベース電圧が低くな
り、Ｔ７が非導通になる。従つて、Ｔ７のコレク
タ電位、従つて２つの相補型トランジスタＴ８，
Ｔ９の相互接続ベースの電位が上昇する。このと
きNPNトランジスタＴ９が導通し、Ｔ８，Ｔ９
の相互接続エミツタの電位も上昇する（第５図の
波形Ｆ）。Ｔ８，Ｔ９のエミツタ電位の上昇は正
方向の鋭いパルスとして出力トランジスタＴ６の
ベースに供給され（第５図の波形Ｇ）、Ｔ６はこ
のようにしてベースに付加的に供給される正の電
荷キヤリアによつてより高速に導通する。
Ｔ６は同様に高速にオフにスイツチされる。入
力トランジスタＴ２が非導通のときＴ６のベー
ス・エミツタ回路が中断される。結果として、Ｔ
６が非導通になる。Ｔ２を非導通にすることによ
り、そのコレクタ電位、従つてＴ７のベース電位
が上昇する。Ｔ７が導通すると、そのコレクタ電
位が低下し、従つてＴ８，Ｔ９のベース電位が低
下する。ベース電位が低下すると、Ｔ８が導通
し、そのエミツタ電位が低下する（第５図の波形
Ｆ）。この電位の減少は負パルスとしてコンデン
サＣ２を介してＴ６のベースに送られ（第５図の
Ｇ）、Ｔ６は付加的に供給される負の電荷キヤリ
アによつてより高速に非導通になる。Ｔ６が非導
通になると、ノードＧは最初負電位を有するが、
抵抗Ｒ７を介してアース電位に上昇し、コンデン
サＣ２は部分的にだけ放電する。
力トランジスタＴ２が非導通のときＴ６のベー
ス・エミツタ回路が中断される。結果として、Ｔ
６が非導通になる。Ｔ２を非導通にすることによ
り、そのコレクタ電位、従つてＴ７のベース電位
が上昇する。Ｔ７が導通すると、そのコレクタ電
位が低下し、従つてＴ８，Ｔ９のベース電位が低
下する。ベース電位が低下すると、Ｔ８が導通
し、そのエミツタ電位が低下する（第５図の波形
Ｆ）。この電位の減少は負パルスとしてコンデン
サＣ２を介してＴ６のベースに送られ（第５図の
Ｇ）、Ｔ６は付加的に供給される負の電荷キヤリ
アによつてより高速に非導通になる。Ｔ６が非導
通になると、ノードＧは最初負電位を有するが、
抵抗Ｒ７を介してアース電位に上昇し、コンデン
サＣ２は部分的にだけ放電する。
電力増幅器の最終段トランジスタＴ５，Ｔ６が
同時に導通すると大きな短絡電流が流れるので、
トランジスタＴ５，Ｔ６が同時に導通しないよう
にする必要がある。この短絡電流は過度の電力消
費を生じるだけでなく電力増幅器の寿命を著しく
短くする。相補型トランジスタを用いた場合は、
しかし、通常の動作期間に両方の最終段トランジ
スタが同時に導通する危険がある。これは、トラ
ンジスタＴ６のスイツチ・オンによつてそのコレ
クタ電位が低下した場合に生じうる。このＴ６コ
レクタ電位の低下は非導通の最終段トランジスタ
Ｔ５の寄生ベース・コレクタ容量CCBを介してＴ
５のベースに伝えられ、トランジスタＴ５を導通
させることが起こりうる。
同時に導通すると大きな短絡電流が流れるので、
トランジスタＴ５，Ｔ６が同時に導通しないよう
にする必要がある。この短絡電流は過度の電力消
費を生じるだけでなく電力増幅器の寿命を著しく
短くする。相補型トランジスタを用いた場合は、
しかし、通常の動作期間に両方の最終段トランジ
スタが同時に導通する危険がある。これは、トラ
ンジスタＴ６のスイツチ・オンによつてそのコレ
クタ電位が低下した場合に生じうる。このＴ６コ
レクタ電位の低下は非導通の最終段トランジスタ
Ｔ５の寄生ベース・コレクタ容量CCBを介してＴ
５のベースに伝えられ、トランジスタＴ５を導通
させることが起こりうる。
本発明の電力増幅器の場合は、ゼナー・ダイオ
ードD2及びダイオードＤ３，Ｄ４が２つの最終
段トランジスタＴ５，Ｔ６の同時導通を防止す
る。Ｔ８，Ｔ９のエミツタ共通接続点とダイオー
ドＤ３，Ｄ４の共通接続点との間にコンデンサＣ
３が接続されている。Ｔ６をオンにする際にＴ
８，Ｔ９のエミツタの電位が上昇すると（第５図
の波形Ｆ）、このエミツタ電位の上昇は正パルス
（第５図の波形Ｆ）としてコンデンサＣ２を介し
てＴ６のベースに送られるだけでなく、コンデン
サＣ３およびダイオードＤ４を介してNPNトラ
ンジスタＴ５のベースにも送られる（第５図の波
形Ｈ）。従つて、ベース・コレクタ容量CCBを介し
てＴ５のベースに伝えらえる、Ｔ６のコレクタ電
位低下の効果が補償され、従つてＴ６のスイツ
チ・オン時にＴ５が導通することはない。
ードD2及びダイオードＤ３，Ｄ４が２つの最終
段トランジスタＴ５，Ｔ６の同時導通を防止す
る。Ｔ８，Ｔ９のエミツタ共通接続点とダイオー
ドＤ３，Ｄ４の共通接続点との間にコンデンサＣ
３が接続されている。Ｔ６をオンにする際にＴ
８，Ｔ９のエミツタの電位が上昇すると（第５図
の波形Ｆ）、このエミツタ電位の上昇は正パルス
（第５図の波形Ｆ）としてコンデンサＣ２を介し
てＴ６のベースに送られるだけでなく、コンデン
サＣ３およびダイオードＤ４を介してNPNトラ
ンジスタＴ５のベースにも送られる（第５図の波
形Ｈ）。従つて、ベース・コレクタ容量CCBを介し
てＴ５のベースに伝えらえる、Ｔ６のコレクタ電
位低下の効果が補償され、従つてＴ６のスイツ
チ・オン時にＴ５が導通することはない。
２つの最終段トランジスタＴ５，Ｔ６が故障の
結果として両方の入力Ｒ、Ｕの正電位によつて同
時に導通するのを防止するため、第１の入力Ｒは
抵抗Ｒ１５を介してNPNトランジスタＴ１１の
ベースに接続され、Ｔ１１のコレクタは第２の入
力Ｕに接続されエミツタはアース接続される。同
様に、第２の入力Ｕは抵抗Ｒ１４、ダイオードＤ
７を介してNPNトランジスタＴ１０のベースに
接続され、Ｔ１０のコレクタは第１の入力Ｒに接
続されエミツタはアース接続される。
結果として両方の入力Ｒ、Ｕの正電位によつて同
時に導通するのを防止するため、第１の入力Ｒは
抵抗Ｒ１５を介してNPNトランジスタＴ１１の
ベースに接続され、Ｔ１１のコレクタは第２の入
力Ｕに接続されエミツタはアース接続される。同
様に、第２の入力Ｕは抵抗Ｒ１４、ダイオードＤ
７を介してNPNトランジスタＴ１０のベースに
接続され、Ｔ１０のコレクタは第１の入力Ｒに接
続されエミツタはアース接続される。
この過負荷保護回路は次のように動作する。故
障の結果として、入力トランジスタＴ１が導通状
態のときに第２の入力Ｕに正電位が与えられる
と、このときはＴ１１が導通してＴ２のベース電
流をアースへ放電し、従つてＴ２およびＴ６は導
通しない。逆に、Ｔ２が導通状態のとき第１の入
力Ｒに正電位が与えられた場合は、トランジスタ
Ｔ１０が放電してＴ１のベース電流を放電する。
障の結果として、入力トランジスタＴ１が導通状
態のときに第２の入力Ｕに正電位が与えられる
と、このときはＴ１１が導通してＴ２のベース電
流をアースへ放電し、従つてＴ２およびＴ６は導
通しない。逆に、Ｔ２が導通状態のとき第１の入
力Ｒに正電位が与えられた場合は、トランジスタ
Ｔ１０が放電してＴ１のベース電流を放電する。
トランジスタＴ１０は電流制限回路２によつて
も付勢される。これは、ブラシレスDCモータの
始動時および極く低速時にモーター巻線の逆起電
力が不十分なために、モーター巻線に電流を流す
２つの電力増幅器の最終段トランジスタに過負荷
がかけられる場合に行なわれる。トランジスタＴ
１０は電流制限回路２により抵抗Ｒ１３、ダイオ
ードＤ６を介して導通にされ、Ｔ１のベース電流
をアースに放電させる。
も付勢される。これは、ブラシレスDCモータの
始動時および極く低速時にモーター巻線の逆起電
力が不十分なために、モーター巻線に電流を流す
２つの電力増幅器の最終段トランジスタに過負荷
がかけられる場合に行なわれる。トランジスタＴ
１０は電流制限回路２により抵抗Ｒ１３、ダイオ
ードＤ６を介して導通にされ、Ｔ１のベース電流
をアースに放電させる。
第４図は本発明による電力増幅器の第２の実施
例を示している。第３図との基本的な相違点は、
第３図の最終段トランジスタＴ５，Ｔ６を夫々ダ
ーリントン回路Ｔ５′およびＴ５″とＴ６″および
Ｔ６′とで置換した点だけである。ダイオードＤ
８，Ｄ９およびＤ１０，Ｄ１１は夫々Ｔ５′，Ｔ
６′の飽和を防止し、ダーリントン回路のスイツ
チング時間を改善する。２つのダイオードＤ８，
Ｄ９はＴ５′のコレクタ電位がベース電位よりも
高くならないようにする。従つてＴ５′は飽和領
域外で動作する。Ｔ５′はＴ５″のベース・コレク
タ間に設けられていて、Ｔ５″のコレクタ電位は
常にベース電位よりも低いから、Ｔ５″は飽和し
ない。ダイオードＤ４の陰極はＴ５′のベースに
接続されている。しかし第４図の回路動作は第３
のものと対応する。
例を示している。第３図との基本的な相違点は、
第３図の最終段トランジスタＴ５，Ｔ６を夫々ダ
ーリントン回路Ｔ５′およびＴ５″とＴ６″および
Ｔ６′とで置換した点だけである。ダイオードＤ
８，Ｄ９およびＤ１０，Ｄ１１は夫々Ｔ５′，Ｔ
６′の飽和を防止し、ダーリントン回路のスイツ
チング時間を改善する。２つのダイオードＤ８，
Ｄ９はＴ５′のコレクタ電位がベース電位よりも
高くならないようにする。従つてＴ５′は飽和領
域外で動作する。Ｔ５′はＴ５″のベース・コレク
タ間に設けられていて、Ｔ５″のコレクタ電位は
常にベース電位よりも低いから、Ｔ５″は飽和し
ない。ダイオードＤ４の陰極はＴ５′のベースに
接続されている。しかし第４図の回路動作は第３
のものと対応する。
コンデンサＣ３およびダイオードＤ２，Ｄ３よ
りなる回路部分は上側のダーリントン回路に対し
てだけ設けられているが、もし希望するならば、
即ち、トランジスタＴ６′のベース・コレクタ容
量CCBおよびその電力増幅率が高ければ、下側の
ダーリントン回路にも設けることができる。
りなる回路部分は上側のダーリントン回路に対し
てだけ設けられているが、もし希望するならば、
即ち、トランジスタＴ６′のベース・コレクタ容
量CCBおよびその電力増幅率が高ければ、下側の
ダーリントン回路にも設けることができる。
トランジスタＴ８を介してコンデンサＣ３から
放電される電荷キヤリアはゼナー・ダイオードＤ
２およびダイオードＤ３を介して供給される。ゼ
ナー・ダイオードＤ２は電荷の流れを制限し且つ
抵抗よりも高速にＣ３の充電を可能にする。これ
はより短いスイツチング時間をおびより高いスイ
ツチング周波数を与えるのに有効である。
放電される電荷キヤリアはゼナー・ダイオードＤ
２およびダイオードＤ３を介して供給される。ゼ
ナー・ダイオードＤ２は電荷の流れを制限し且つ
抵抗よりも高速にＣ３の充電を可能にする。これ
はより短いスイツチング時間をおびより高いスイ
ツチング周波数を与えるのに有効である。
ダイオードＤ１，Ｄ５はクランプ・ダイオード
である。これらのクランプ・ダイオードは、最終
段トランジスタＴ５，Ｔ５″がパルス動作される
とき、大きな誘起電圧が発生するのを防止する。
である。これらのクランプ・ダイオードは、最終
段トランジスタＴ５，Ｔ５″がパルス動作される
とき、大きな誘起電圧が発生するのを防止する。
第１図は付勢巻線Ｗを有するブラシレスDCモ
ータのための駆動構成を例示する図、第２図は星
形接続された付勢巻線Ｗ１，Ｗ２，Ｗ３を有する
３相ブラシレスDCモーターのための駆動構成を
例示する図、第３図は本発明の電力増幅器の第１
の実施例、第４図は本発明の電力増幅器の第２の
実施例である。第５図は波形図である。 Ｒ，Ｕ……入力端子、Ｔ１，Ｔ２……入力トラ
ンジスタ、Ｔ５，Ｔ６，Ｔ５″，Ｔ６″……最終段
トランジスタ、Ｔ３，Ｔ４およびＴ８，Ｔ９……
相補型トランジスタ対、Ｃ１，Ｃ２……コンデン
サ。
ータのための駆動構成を例示する図、第２図は星
形接続された付勢巻線Ｗ１，Ｗ２，Ｗ３を有する
３相ブラシレスDCモーターのための駆動構成を
例示する図、第３図は本発明の電力増幅器の第１
の実施例、第４図は本発明の電力増幅器の第２の
実施例である。第５図は波形図である。 Ｒ，Ｕ……入力端子、Ｔ１，Ｔ２……入力トラ
ンジスタ、Ｔ５，Ｔ６，Ｔ５″，Ｔ６″……最終段
トランジスタ、Ｔ３，Ｔ４およびＴ８，Ｔ９……
相補型トランジスタ対、Ｃ１，Ｃ２……コンデン
サ。
Claims (1)
- １ 第１および第２の入力用バイポーラ・トラン
ジスタT1，T2の各出力をプツシユ・プルモード
の相補型エミツタ・フオロワ結合の２対バイポー
ラ・トランジスタT3，T4：T8，T9の各共通ベー
スに結合し、該プツシユ・プル型トランジスタ対
の各共通ベースを各抵抗器R2，R11を介して動作
電源の一方の極に接続する一方、それらのコレク
タを動作電源の一方および他方の極に接続し、前
記プツシユ・プル型トランジスタ対の各共通エミ
ツタを第１および第２の各コンデンサC1，C2を
介して直列接続の相補型出力トランジスタ対T5，
T6の各ベースに結合して成るバイポーラ・トラ
ンジスタ電力増幅器であつて、前記出力トランジ
スタの一方T5のベースをダイオード対D3，D4お
よびツナーダイオードD2を介して前記動作電源
の一方の極に接続すると共に前記ダイオード対の
一方および第３のコンデンサC3を介して、前記
一方のプツシユ・プル型トランジスタ対T8，T9
の共通エミツタに接続した事を特徴とする高速ス
イツチング機能および出力トランジスタの同時導
通を防止する機能を有するトランジスタ電力増幅
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82107773A EP0101751B1 (de) | 1982-08-25 | 1982-08-25 | Transistor-Leistungsverstärker mit verringerten Schaltzeiten |
| EP82107773.2 | 1982-08-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945704A JPS5945704A (ja) | 1984-03-14 |
| JPH0411043B2 true JPH0411043B2 (ja) | 1992-02-27 |
Family
ID=8189192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095122A Granted JPS5945704A (ja) | 1982-08-25 | 1983-05-31 | トランジスタ電力増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4618782A (ja) |
| EP (1) | EP0101751B1 (ja) |
| JP (1) | JPS5945704A (ja) |
| DE (1) | DE3280350D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791313A (en) * | 1986-11-13 | 1988-12-13 | Fairchild Semiconductor Corp. | Bipolar transistor switching enhancement circuit |
| US4910416A (en) * | 1988-03-04 | 1990-03-20 | Modicon, Inc. | Power switch monitor to improve switching time |
| EP0387463A1 (en) * | 1989-03-14 | 1990-09-19 | International Business Machines Corporation | Improvements to complementary emitter follower drivers |
| KR920010212B1 (ko) * | 1989-12-29 | 1992-11-21 | 삼성전자 주식회사 | 바이씨모스 ttl레벨 출력구동회로 |
| US5265003A (en) * | 1990-07-25 | 1993-11-23 | Power Trends | Miniaturized switching power supply with programmed level gate drive |
| US5463345A (en) * | 1993-01-07 | 1995-10-31 | Nec Corporation | Circuit for converting unipolar input to bipolar output |
| JP3123349B2 (ja) * | 1994-06-29 | 2001-01-09 | 富士電機株式会社 | 半導体装置の制御回路 |
| US5834964A (en) * | 1997-06-02 | 1998-11-10 | Cherry Semiconductor Corporation | Lateral PNP fast turn-on circuit |
| CN110492851B (zh) * | 2019-07-29 | 2022-11-15 | 武汉大学 | 一种基于igbt的线性功率放大器 |
Citations (2)
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|---|---|---|---|---|
| JPS5365645A (en) * | 1976-11-25 | 1978-06-12 | Sony Corp | Field effect transistor amplifier circuit |
| JPS54134547A (en) * | 1978-04-11 | 1979-10-19 | Sony Corp | Mosfet switching circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3174054A (en) * | 1960-04-08 | 1965-03-16 | Ibm | Voltage switch with regulated output current |
| US3244910A (en) * | 1963-04-18 | 1966-04-05 | Bendix Corp | Electric switching circuit |
| US3535557A (en) * | 1967-09-05 | 1970-10-20 | Ltv Electrosystems Inc | Storage time subtraction circuit |
| FR1600560A (ja) * | 1968-01-10 | 1970-07-27 | ||
| BE793033A (fr) * | 1971-12-22 | 1973-04-16 | Owens Illinois Inc | Generateur de tension d'entretien a verrouillage de baker pour panneauxd'indication a decharges pulsees |
| US3825773A (en) * | 1973-05-04 | 1974-07-23 | Gen Electric | Interlocked push-pull driver circuit |
| US4042842A (en) * | 1973-12-15 | 1977-08-16 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig | Multiple-time-constant integrator or differentiator |
| US4028633A (en) * | 1976-07-19 | 1977-06-07 | The United States Of America As Represented By The Secretary Of The Navy | Drive control to prevent simultaneous conduction in push-pull switching amplifier |
| DE2644507C3 (de) * | 1976-10-01 | 1984-07-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Aussteuerung eines im Sättigungszustand betriebenen Transistors und Vorrichtung zur Durchführung des Verfahrens |
| JPS54102956A (en) * | 1978-01-31 | 1979-08-13 | Sony Corp | Pulse amplifier circuit |
| JPS54104271A (en) * | 1978-02-02 | 1979-08-16 | Mitsubishi Electric Corp | Switching circuit |
| JPS5713817A (en) * | 1980-06-27 | 1982-01-23 | Morita Mfg Co Ltd | Gate driving circuit of electrostatic inductive transistor |
-
1982
- 1982-08-25 EP EP82107773A patent/EP0101751B1/de not_active Expired - Lifetime
- 1982-08-25 DE DE8282107773T patent/DE3280350D1/de not_active Expired - Lifetime
-
1983
- 1983-05-31 JP JP58095122A patent/JPS5945704A/ja active Granted
- 1983-08-05 US US06/520,410 patent/US4618782A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365645A (en) * | 1976-11-25 | 1978-06-12 | Sony Corp | Field effect transistor amplifier circuit |
| JPS54134547A (en) * | 1978-04-11 | 1979-10-19 | Sony Corp | Mosfet switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0101751A1 (de) | 1984-03-07 |
| EP0101751B1 (de) | 1991-08-21 |
| JPS5945704A (ja) | 1984-03-14 |
| US4618782A (en) | 1986-10-21 |
| DE3280350D1 (de) | 1991-09-26 |
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