JP3273744B2 - スイッチング素子駆動回路 - Google Patents
スイッチング素子駆動回路Info
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- JP3273744B2 JP3273744B2 JP07300197A JP7300197A JP3273744B2 JP 3273744 B2 JP3273744 B2 JP 3273744B2 JP 07300197 A JP07300197 A JP 07300197A JP 7300197 A JP7300197 A JP 7300197A JP 3273744 B2 JP3273744 B2 JP 3273744B2
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Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
駆動回路に関するものである。
駆動回路に関するものである。
【０００２】
【従来の技術】従来より、制御信号に基づいて制御用ス
イッチング素子を駆動する駆動回路として、一対のスイ
ッチング素子の直列回路を出力回路に備えるものが多く
用いられている。この種の駆動回路は、制御信号の直流
レベルを変更することができるから、たとえばブリッジ
形のインバータ回路のように制御用スイッチング素子の
直列回路を含む場合でも、各制御用スイッチング素子の
基準電位に合わせて直流レベルを設定することができる
ものである。
イッチング素子を駆動する駆動回路として、一対のスイ
ッチング素子の直列回路を出力回路に備えるものが多く
用いられている。この種の駆動回路は、制御信号の直流
レベルを変更することができるから、たとえばブリッジ
形のインバータ回路のように制御用スイッチング素子の
直列回路を含む場合でも、各制御用スイッチング素子の
基準電位に合わせて直流レベルを設定することができる
ものである。
【０００３】ところで、図５に示すように、スイッチン
グ素子としての一対のトランジスタＱ1 ，Ｑ2 を直列接
続した出力回路を備える駆動回路では、両トランジスタ
Ｑ1，Ｑ2 は基本的に相反するようにオンオフされる。
しかしながら、オンオフの切換時点などに何らかのタイ
ミングのずれが生じて両トランジスタＱ1 ，Ｑ2 が同時
にオンになると、トランジスタＱ1 ，Ｑ2 の直列回路の
両端間が短絡され、トランジスタＱ1 ，Ｑ2 に矢印で示
す向きに過大な電流が流れて、トランジスタＱ 1 ，Ｑ2
が破損することがある。
グ素子としての一対のトランジスタＱ1 ，Ｑ2 を直列接
続した出力回路を備える駆動回路では、両トランジスタ
Ｑ1，Ｑ2 は基本的に相反するようにオンオフされる。
しかしながら、オンオフの切換時点などに何らかのタイ
ミングのずれが生じて両トランジスタＱ1 ，Ｑ2 が同時
にオンになると、トランジスタＱ1 ，Ｑ2 の直列回路の
両端間が短絡され、トランジスタＱ1 ，Ｑ2 に矢印で示
す向きに過大な電流が流れて、トランジスタＱ 1 ，Ｑ2
が破損することがある。
【０００４】図５に示す回路構成では、制御信号発生回
路１から２値の制御信号が出力され、反転回路ＮＴ1 に
より論理値を反転された信号（図６（ａ）参照）がトラ
ンジスタＱ5 に入力されるものであり、制御信号発生回
路１からの制御信号がＬレベルであってトランジスタＱ
5 がオフのときには、トランジスタＱ3 を介してトラン
ジスタＱ1 にバイアスが与えられてトランジスタＱ1 が
オンになり（図６（ｂ）にトランジスタＱ1 のベース電
圧を示す）、トランジスタＱ2 はオフになる（図６
（ｃ）にトランジスタＱ2 のベース電圧を示す）。ま
た、制御信号発生回路１からの制御信号がＨレベルであ
ればトランジスタＱ5 がオンになり、トランジスタＱ2
がオンになる。このとき、トランジスタＱ1 のベース領
域の残留電荷がトランジスタＱ4 およびトランジスタＱ
2 ，Ｑ5 を通して放出され、トランジスタＱ1 がオフに
なる。しかしながら、トランジスタＱ1 がオフになるの
は、トランジスタＱ2 ，Ｑ5 がオンになった後であるか
ら、トランジスタＱ1 ，Ｑ2 が同時にオンになる可能性
がある。この場合、出力端ＯＵＴの電位がたとえば図６
（ｄ）のように変動することになる。
路１から２値の制御信号が出力され、反転回路ＮＴ1 に
より論理値を反転された信号（図６（ａ）参照）がトラ
ンジスタＱ5 に入力されるものであり、制御信号発生回
路１からの制御信号がＬレベルであってトランジスタＱ
5 がオフのときには、トランジスタＱ3 を介してトラン
ジスタＱ1 にバイアスが与えられてトランジスタＱ1 が
オンになり（図６（ｂ）にトランジスタＱ1 のベース電
圧を示す）、トランジスタＱ2 はオフになる（図６
（ｃ）にトランジスタＱ2 のベース電圧を示す）。ま
た、制御信号発生回路１からの制御信号がＨレベルであ
ればトランジスタＱ5 がオンになり、トランジスタＱ2
がオンになる。このとき、トランジスタＱ1 のベース領
域の残留電荷がトランジスタＱ4 およびトランジスタＱ
2 ，Ｑ5 を通して放出され、トランジスタＱ1 がオフに
なる。しかしながら、トランジスタＱ1 がオフになるの
は、トランジスタＱ2 ，Ｑ5 がオンになった後であるか
ら、トランジスタＱ1 ，Ｑ2 が同時にオンになる可能性
がある。この場合、出力端ＯＵＴの電位がたとえば図６
（ｄ）のように変動することになる。
【０００５】このような現象を防止するために、両トラ
ンジスタＱ1 ，Ｑ2 のオンオフを互いに相反するように
制御するだけではなく、同時にオンになるのを確実に防
止できるように両トランジスタＱ1 ，Ｑ2 のオンオフを
切り換える際に、両トランジスタＱ1 ，Ｑ2 が同時にオ
フになる期間（デッドタイム）を設けることが考えられ
ている。
ンジスタＱ1 ，Ｑ2 のオンオフを互いに相反するように
制御するだけではなく、同時にオンになるのを確実に防
止できるように両トランジスタＱ1 ，Ｑ2 のオンオフを
切り換える際に、両トランジスタＱ1 ，Ｑ2 が同時にオ
フになる期間（デッドタイム）を設けることが考えられ
ている。
【０００６】デッドタイムを設けるには、たとえば出力
電流を検出し、一方のトランジスタＱ1 ，Ｑ2 のオフに
よる出力電流の変化時点から適宜の時間だけ遅延させて
他方のトランジスタＱ1 ，Ｑ2 をオンにするといった制
御が考えられている。
電流を検出し、一方のトランジスタＱ1 ，Ｑ2 のオフに
よる出力電流の変化時点から適宜の時間だけ遅延させて
他方のトランジスタＱ1 ，Ｑ2 をオンにするといった制
御が考えられている。
【０００７】
【発明が解決しようとする課題】上述のようにデッドタ
イムを設ける構成には遅延ための回路構成が必要であ
り、また遅延のみでは他方のトランジスタＱ1 ，Ｑ2 が
オフになっていることを保証することはできないから、
デッドタイムが確実に得られるようにするとすれば、比
較的長いデッドタイムを設定することになる。しかしな
がら、インバータ回路などにおいてデッドタイムが長く
なれば、単位時間当たりの供給電力が減少することにな
り、また、電流が不連続になってノイズが発生しやすく
なるなどの問題を生じることになる。したがって、デッ
ドタイムはできるだけ少なくすることが望ましい。
イムを設ける構成には遅延ための回路構成が必要であ
り、また遅延のみでは他方のトランジスタＱ1 ，Ｑ2 が
オフになっていることを保証することはできないから、
デッドタイムが確実に得られるようにするとすれば、比
較的長いデッドタイムを設定することになる。しかしな
がら、インバータ回路などにおいてデッドタイムが長く
なれば、単位時間当たりの供給電力が減少することにな
り、また、電流が不連続になってノイズが発生しやすく
なるなどの問題を生じることになる。したがって、デッ
ドタイムはできるだけ少なくすることが望ましい。
【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、出力回路に設けた一対のスイッチン
グ素子のオン期間にデッドタイムを設定せずに両スイッ
チング素子の同時オンを確実に防止することができるよ
うにしたスイッチング素子駆動回路を提供することにあ
る。
あり、その目的は、出力回路に設けた一対のスイッチン
グ素子のオン期間にデッドタイムを設定せずに両スイッ
チング素子の同時オンを確実に防止することができるよ
うにしたスイッチング素子駆動回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、制御端子を備える一対のスイッ
チング素子の直列回路を制御用電源の両端間に接続した
出力回路を備え、両スイッチング素子の接続点を出力端
とする駆動回路であって、制御用電源の負極側のスイッ
チング素子のオンを指示する２値の制御信号を受けて制
御用電源の正極側のスイッチング素子の制御端子の残留
電荷を引き抜く経路を形成することにより上記正極側の
スイッチング素子の蓄積時間を短縮する保護回路を具備
し、保護回路は一対のスイッチ要素をオンオフの状態が
相反するように接続し２値の制御信号の一方の信号値で
セットされ他方の信号値でリセットされるＲＳフリップ
フロップからなり、一方のスイッチ要素が上記正極側の
スイッチング素子の制御端子と制御用電源の負極との間
に挿入され、制御信号により上記負極側のスイッチング
素子がオンになるときに上記一方のスイッチ要素をオン
にするのである。この構成によれば、制御用電源の負極
側のスイッチング素子のオン時に、正極側のスイッチン
グ素子の制御端子の残留電荷を上記負極側のスイッチン
グ素子とは無関係な経路を通して放出させるから、負極
側のスイッチングのオン時に遅滞なく正極側のスイッチ
ング素子をオフにすることができ、両スイッチング素子
が同時にオンになる期間が生じないのである。このよう
に、デッドタイムを設定することなく両スイッチング素
子の同時オンを防止するから、駆動回路の出力電位の変
動が少なくまたノイズの発生も少なくなる。
目的を達成するために、制御端子を備える一対のスイッ
チング素子の直列回路を制御用電源の両端間に接続した
出力回路を備え、両スイッチング素子の接続点を出力端
とする駆動回路であって、制御用電源の負極側のスイッ
チング素子のオンを指示する２値の制御信号を受けて制
御用電源の正極側のスイッチング素子の制御端子の残留
電荷を引き抜く経路を形成することにより上記正極側の
スイッチング素子の蓄積時間を短縮する保護回路を具備
し、保護回路は一対のスイッチ要素をオンオフの状態が
相反するように接続し２値の制御信号の一方の信号値で
セットされ他方の信号値でリセットされるＲＳフリップ
フロップからなり、一方のスイッチ要素が上記正極側の
スイッチング素子の制御端子と制御用電源の負極との間
に挿入され、制御信号により上記負極側のスイッチング
素子がオンになるときに上記一方のスイッチ要素をオン
にするのである。この構成によれば、制御用電源の負極
側のスイッチング素子のオン時に、正極側のスイッチン
グ素子の制御端子の残留電荷を上記負極側のスイッチン
グ素子とは無関係な経路を通して放出させるから、負極
側のスイッチングのオン時に遅滞なく正極側のスイッチ
ング素子をオフにすることができ、両スイッチング素子
が同時にオンになる期間が生じないのである。このよう
に、デッドタイムを設定することなく両スイッチング素
子の同時オンを防止するから、駆動回路の出力電位の変
動が少なくまたノイズの発生も少なくなる。
【００１０】しかも、制御信号がＲＳフリップフロップ
によりラッチされるので、スイッチング素子の状態が一
旦決定されると制御信号の状態が変化しないかぎりノイ
ズなどによってスイッチング素子のオンオフの状態が変
化することがなく、動作に高い安定性が得られる。
によりラッチされるので、スイッチング素子の状態が一
旦決定されると制御信号の状態が変化しないかぎりノイ
ズなどによってスイッチング素子のオンオフの状態が変
化することがなく、動作に高い安定性が得られる。
【００１１】請求項２の発明は、保護回路が、制御信号
を増幅する増幅回路と、出力端が上記正極側のスイッチ
ング素子の制御端子に接続され増幅回路の出力値と基準
電圧との大小関係に応じて出力電位を上記正極側のスイ
ッチング素子をオンにする電位と上記制御用電源の負極
電位とに選択的に切り替えるコンパレータとからなり、
制御信号により上記負極側のスイッチング素子がオンに
なるときにコンパレータの出力電位を上記制御用電源の
負極電位に設定するものである。
を増幅する増幅回路と、出力端が上記正極側のスイッチ
ング素子の制御端子に接続され増幅回路の出力値と基準
電圧との大小関係に応じて出力電位を上記正極側のスイ
ッチング素子をオンにする電位と上記制御用電源の負極
電位とに選択的に切り替えるコンパレータとからなり、
制御信号により上記負極側のスイッチング素子がオンに
なるときにコンパレータの出力電位を上記制御用電源の
負極電位に設定するものである。
【００１２】すなわち、制御信号を増幅する増幅回路を
設けているから制御信号が微弱であってもスイッチング
素子の制御が可能になる。
設けているから制御信号が微弱であってもスイッチング
素子の制御が可能になる。
【００１３】
【発明の実施の形態】（基本構成） 本例は、 図１に示すように、制御用スイッチング素子
（図示せず）を制御するための制御信号を発生する制御
信号発生回路１と、制御信号を受けて制御用スイッチン
グ素子を駆動する出力回路２との間に、スイッチ要素と
してのトランジスタＱ11と抵抗Ｒ11とからなる保護回路
３を挿入したものである。また、制御用スイッチング素
子は、放電灯点灯装置に用いられているものとしてい
る。すなわち、放電灯点灯回路としては各種のものが提
案されているが、ここでは商用交流電源を整流する整流
手段と、商用交流電源を整流して得た脈流電圧を高周波
でチョッピングすることにより入力電流歪を低減するチ
ョッパ手段と、チョッパ手段より出力される直流電圧を
高周波交流電圧に変換するインバータ手段とを備える放
電灯点灯回路を想定しており、このような放電灯点灯装
置では、チョッパ手段やインバータ手段に制御用スイッ
チング素子が用いられることになる。チョッパ手段の制
御用スイッチング素子のオン期間を制御すればチョッパ
手段の出力電圧を調節することができるから、チョッパ
手段の制御用スイッチング素子に対応する制御信号発生
回路１は、チョッパ手段の出力電圧ないし放電灯の両端
電圧を所定電圧に制御するように制御用スイッチング素
子のオン期間をＰＷＭ制御する。また、インバータ手段
の制御用スイッチング素子のオン期間を制御すれば放電
灯に供給する電力を調節することができるから、インバ
ータ手段の制御用スイッチング素子に対応する制御信号
発生回路１は、放電灯への供給電力ないし供給電流を所
定値に維持するように制御用スイッチング素子のオン期
間をＰＷＭ制御したり、制御用スイッチング素子のオン
オフの周波数を制御する。
（図示せず）を制御するための制御信号を発生する制御
信号発生回路１と、制御信号を受けて制御用スイッチン
グ素子を駆動する出力回路２との間に、スイッチ要素と
してのトランジスタＱ11と抵抗Ｒ11とからなる保護回路
３を挿入したものである。また、制御用スイッチング素
子は、放電灯点灯装置に用いられているものとしてい
る。すなわち、放電灯点灯回路としては各種のものが提
案されているが、ここでは商用交流電源を整流する整流
手段と、商用交流電源を整流して得た脈流電圧を高周波
でチョッピングすることにより入力電流歪を低減するチ
ョッパ手段と、チョッパ手段より出力される直流電圧を
高周波交流電圧に変換するインバータ手段とを備える放
電灯点灯回路を想定しており、このような放電灯点灯装
置では、チョッパ手段やインバータ手段に制御用スイッ
チング素子が用いられることになる。チョッパ手段の制
御用スイッチング素子のオン期間を制御すればチョッパ
手段の出力電圧を調節することができるから、チョッパ
手段の制御用スイッチング素子に対応する制御信号発生
回路１は、チョッパ手段の出力電圧ないし放電灯の両端
電圧を所定電圧に制御するように制御用スイッチング素
子のオン期間をＰＷＭ制御する。また、インバータ手段
の制御用スイッチング素子のオン期間を制御すれば放電
灯に供給する電力を調節することができるから、インバ
ータ手段の制御用スイッチング素子に対応する制御信号
発生回路１は、放電灯への供給電力ないし供給電流を所
定値に維持するように制御用スイッチング素子のオン期
間をＰＷＭ制御したり、制御用スイッチング素子のオン
オフの周波数を制御する。
【００１４】出力回路２は、一対のトランジスタＱ1 ，
Ｑ2 の直列回路を備え、この直列回路の両端には制御信
号発生回路１とともに制御用電源電圧Ｖｃｃが印加され
る。制御用電源電圧Ｖｃｃの正極側（ハイサイド）のト
ランジスタＱ1 にはトランジスタＱ3 がダーリントン接
続され、トランジスタＱ3 のベースには定電流源Ｉｓａ
より定電流が流される。すなわち、トランジスタＱ3 と
定電流源Ｉｓａとにより定電流回路が形成される。
Ｑ2 の直列回路を備え、この直列回路の両端には制御信
号発生回路１とともに制御用電源電圧Ｖｃｃが印加され
る。制御用電源電圧Ｖｃｃの正極側（ハイサイド）のト
ランジスタＱ1 にはトランジスタＱ3 がダーリントン接
続され、トランジスタＱ3 のベースには定電流源Ｉｓａ
より定電流が流される。すなわち、トランジスタＱ3 と
定電流源Ｉｓａとにより定電流回路が形成される。
【００１５】トランジスタＱ1 の制御端子であるベース
にはトランジスタＱ4 のコレクタが接続され、トランジ
スタＱ4 のエミッタはトランジスタＱ2 のコレクタとト
ランジスタＱ1 のエミッタとの接続点に接続され、さら
に、トランジスタＱ4 のエミッタにはトランジスタＱ5
のエミッタも接続される。トランジスタＱ5 のコレクタ
は抵抗Ｒ1 を介して制御用電源の負極側に接続される。
また、トランジスタＱ 5 と抵抗Ｒ1 との接続点にはトラ
ンジスタＱ2 の制御端子であるベースが接続される。ト
ランジスタＱ4 のベースはコレクタに接続されている。
ここにおいて、トランジスタＱ1 〜Ｑ4 にはｎｐｎ形の
ものを用い、トランジスタＱ5 にはｐｎｐ形のものを用
いている。
にはトランジスタＱ4 のコレクタが接続され、トランジ
スタＱ4 のエミッタはトランジスタＱ2 のコレクタとト
ランジスタＱ1 のエミッタとの接続点に接続され、さら
に、トランジスタＱ4 のエミッタにはトランジスタＱ5
のエミッタも接続される。トランジスタＱ5 のコレクタ
は抵抗Ｒ1 を介して制御用電源の負極側に接続される。
また、トランジスタＱ 5 と抵抗Ｒ1 との接続点にはトラ
ンジスタＱ2 の制御端子であるベースが接続される。ト
ランジスタＱ4 のベースはコレクタに接続されている。
ここにおいて、トランジスタＱ1 〜Ｑ4 にはｎｐｎ形の
ものを用い、トランジスタＱ5 にはｐｎｐ形のものを用
いている。
【００１６】この出力回路２は、反転回路ＮＴ1 および
抵抗Ｒ2 を介してトランジスタＱ5のベースに２値の制
御信号を与えることにより、トランジスタＱ1 ，Ｑ2 の
接続点である出力端ＯＵＴの電位を制御用電源電圧Ｖｃ
ｃと制御用電源の負極側の電位とに切り換えるのであ
る。つまり、制御信号発生回路１からの制御信号がＬレ
ベルであるとハイサイドのトランジスタＱ1 がオンにな
り、制御信号がＨレベルであるとトランジスタＱ2 がオ
ンになる。トランジスタＱ1 がオンであれば出力端ＯＵ
Ｔの電位は制御用電源電圧Ｖｃｃであり、トランジスタ
Ｑ2 がオンであれば出力端ＯＵＴの電位は制御用電源の
負極電位になる。したがって、制御信号発生回路１から
出力される制御信号がＬレベルのときに出力端ＯＵＴは
制御用電源電圧Ｖｃｃ、制御信号がＨレベルのときに出
力端ＯＵＴは制御電源の負極電位になる。
抵抗Ｒ2 を介してトランジスタＱ5のベースに２値の制
御信号を与えることにより、トランジスタＱ1 ，Ｑ2 の
接続点である出力端ＯＵＴの電位を制御用電源電圧Ｖｃ
ｃと制御用電源の負極側の電位とに切り換えるのであ
る。つまり、制御信号発生回路１からの制御信号がＬレ
ベルであるとハイサイドのトランジスタＱ1 がオンにな
り、制御信号がＨレベルであるとトランジスタＱ2 がオ
ンになる。トランジスタＱ1 がオンであれば出力端ＯＵ
Ｔの電位は制御用電源電圧Ｖｃｃであり、トランジスタ
Ｑ2 がオンであれば出力端ＯＵＴの電位は制御用電源の
負極電位になる。したがって、制御信号発生回路１から
出力される制御信号がＬレベルのときに出力端ＯＵＴは
制御用電源電圧Ｖｃｃ、制御信号がＨレベルのときに出
力端ＯＵＴは制御電源の負極電位になる。
【００１７】ところで、本例では、抵抗Ｒ11およびｎｐ
ｎ形のトランジスタＱ11よりなる保護回路３を設けてあ
り、トランジスタＱ11のコレクタをトランジスタＱ1 の
ベースに接続するとともに、トランジスタＱ11のエミッ
タをトランジスタＱ2 のエミッタとともに制御用電源の
負極に接続してある。抵抗Ｒ11はトランジスタＱ11のベ
ースと制御信号発生回路１との間に挿入されているので
あって、制御信号がＬレベルであるときにはトランジス
タＱ11はオフであり、制御信号がＨレベルであるときに
はトランジスタＱ11はオンになる。
ｎ形のトランジスタＱ11よりなる保護回路３を設けてあ
り、トランジスタＱ11のコレクタをトランジスタＱ1 の
ベースに接続するとともに、トランジスタＱ11のエミッ
タをトランジスタＱ2 のエミッタとともに制御用電源の
負極に接続してある。抵抗Ｒ11はトランジスタＱ11のベ
ースと制御信号発生回路１との間に挿入されているので
あって、制御信号がＬレベルであるときにはトランジス
タＱ11はオフであり、制御信号がＨレベルであるときに
はトランジスタＱ11はオンになる。
【００１８】上述した構成により、以下のように動作す
ることになる。制御信号発生回路１からの制御信号Ｌレ
ベルであると、トランジスタＱ11はオフであって、反転
回路ＮＴ1 の出力がＨレベルであるから、トランジスタ
Ｑ1 にはトランジスタＱ3 を含む定電流回路によるバイ
アスがかかってトランジスタＱ1 がオンになるともに、
トランジスタＱ2 はオフになる。その結果、出力端ＯＵ
Ｔの電位は制御用電源電圧Ｖｃｃになる。
ることになる。制御信号発生回路１からの制御信号Ｌレ
ベルであると、トランジスタＱ11はオフであって、反転
回路ＮＴ1 の出力がＨレベルであるから、トランジスタ
Ｑ1 にはトランジスタＱ3 を含む定電流回路によるバイ
アスがかかってトランジスタＱ1 がオンになるともに、
トランジスタＱ2 はオフになる。その結果、出力端ＯＵ
Ｔの電位は制御用電源電圧Ｖｃｃになる。
【００１９】一方、制御信号がＬレベルからＨレベルに
移行すると、反転回路ＮＴ1 の出力がＬレベルになるこ
とによって、トランジスタＱ2 がオンになり、またトラ
ンジスタＱ1 はオフになる。このとき、ハイサイドのト
ランジスタＱ1 のベース領域の残留電荷を引き抜く経路
が、トランジスタＱ4 ，Ｑ5 および抵抗Ｒ1 を通る経路
とトランジスタＱ4 ，Ｑ1 を通る経路とのみであるとす
れば、トランジスタＱ2 のオンの立ち上がりに比較して
トランジスタＱ1 のオフのタイミングが遅れることにな
り（トランジスタＱ2 がオンになってから電荷が引き抜
かれるから）、トランジスタＱ1 ，Ｑ2 が同時にオンに
なる期間が存在することになる。しかしながら、本例に
おいては、制御信号がＨレベルになってトランジスタＱ
2 がオンになるときにトランジスタＱ11もオンになるか
ら、トランジスタＱ1 のベース領域の残留電荷がトラン
ジスタＱ11を通しても引き抜かれることになり、トラン
ジスタＱ1 は短時間でオフに移行することになる。その
結果、トランジスタＱ1 ，Ｑ2 の同時オンを防止するこ
とができる。
移行すると、反転回路ＮＴ1 の出力がＬレベルになるこ
とによって、トランジスタＱ2 がオンになり、またトラ
ンジスタＱ1 はオフになる。このとき、ハイサイドのト
ランジスタＱ1 のベース領域の残留電荷を引き抜く経路
が、トランジスタＱ4 ，Ｑ5 および抵抗Ｒ1 を通る経路
とトランジスタＱ4 ，Ｑ1 を通る経路とのみであるとす
れば、トランジスタＱ2 のオンの立ち上がりに比較して
トランジスタＱ1 のオフのタイミングが遅れることにな
り（トランジスタＱ2 がオンになってから電荷が引き抜
かれるから）、トランジスタＱ1 ，Ｑ2 が同時にオンに
なる期間が存在することになる。しかしながら、本例に
おいては、制御信号がＨレベルになってトランジスタＱ
2 がオンになるときにトランジスタＱ11もオンになるか
ら、トランジスタＱ1 のベース領域の残留電荷がトラン
ジスタＱ11を通しても引き抜かれることになり、トラン
ジスタＱ1 は短時間でオフに移行することになる。その
結果、トランジスタＱ1 ，Ｑ2 の同時オンを防止するこ
とができる。
【００２０】制御信号がＨレベルからＬレベルに移行す
ると、トランジスタＱ1 がオンになり、トランジスタＱ
2 がオフになるのであるが、トランジスタＱ2 はローサ
イドであってベース領域の残留電荷が少ないから、とく
に電荷の引抜きを行なうことなくただちにオフにするこ
とができる。しかして、図２に示す動作になる。図２
（ａ）は制御信号発生回路１からの制御信号、同図
（ｂ）はトランジスタＱ1 のベース電圧、同図（ｃ）は
トランジスタＱ2 のベース電圧、同図（ｄ）はトランジ
スタＱ1 ，Ｑ2 の接続点である出力端ＯＵＴの電位を示
す。図２より明らかなように、トランジスタＱ1 ，Ｑ2
はオンオフが互いに逆の関係になり、かつ両者が同時に
オンになることがない。つまり、トランジスタＱ1 ，Ｑ
2 の同時オンによる過大な電流が流れることがなく、ト
ランジスタＱ1 ，Ｑ2 の破損を防止することができる。
ると、トランジスタＱ1 がオンになり、トランジスタＱ
2 がオフになるのであるが、トランジスタＱ2 はローサ
イドであってベース領域の残留電荷が少ないから、とく
に電荷の引抜きを行なうことなくただちにオフにするこ
とができる。しかして、図２に示す動作になる。図２
（ａ）は制御信号発生回路１からの制御信号、同図
（ｂ）はトランジスタＱ1 のベース電圧、同図（ｃ）は
トランジスタＱ2 のベース電圧、同図（ｄ）はトランジ
スタＱ1 ，Ｑ2 の接続点である出力端ＯＵＴの電位を示
す。図２より明らかなように、トランジスタＱ1 ，Ｑ2
はオンオフが互いに逆の関係になり、かつ両者が同時に
オンになることがない。つまり、トランジスタＱ1 ，Ｑ
2 の同時オンによる過大な電流が流れることがなく、ト
ランジスタＱ1 ，Ｑ2 の破損を防止することができる。
【００２１】（実施形態１） 本実施形態は、保護回路３としてＲＳフリップフロップ
（ラッチ回路）を用いたものである。すなわち、保護回
路３は、図３に示すように、４個のトランジスタＱ12〜
Ｑ15および抵抗Ｒ12〜Ｒ15を用いて構成してある。ラッ
チ回路としての基本的な動作をするスイッチ要素はトラ
ンジスタＱ12，Ｑ13であり、トランジスタＱ12，Ｑ13の
オンオフは相反する。つまり、一方のトランジスタＱ12
がオンであれば他方のトランジスタＱ13がオフになり、
また一方のトランジスタＱ12がオフであれば他方のトラ
ンジスタＱ13がオンになる。
（ラッチ回路）を用いたものである。すなわち、保護回
路３は、図３に示すように、４個のトランジスタＱ12〜
Ｑ15および抵抗Ｒ12〜Ｒ15を用いて構成してある。ラッ
チ回路としての基本的な動作をするスイッチ要素はトラ
ンジスタＱ12，Ｑ13であり、トランジスタＱ12，Ｑ13の
オンオフは相反する。つまり、一方のトランジスタＱ12
がオンであれば他方のトランジスタＱ13がオフになり、
また一方のトランジスタＱ12がオフであれば他方のトラ
ンジスタＱ13がオンになる。
【００２２】しかして、トランジスタＱ12のエミッタ−
コレクタは抵抗Ｒ14およびトランジスタＱ14のエミッタ
−コレクタと直列接続され、また、トランジスタＱ13の
エミッタ−コレクタは抵抗Ｒ15およびトランジスタＱ15
のエミッタ−コレクタと直列接続される。これらの直列
回路にはそれぞれ制御用電源電圧Ｖｃｃが印加される。
トランジスタＱ12のベースは抵抗Ｒ12を介してトランジ
スタＱ13のエミッタに接続され、トランジスタＱ13のベ
ースは抵抗Ｒ13を介してトランジスタＱ12のエミッタに
接続されている。トランジスタＱ12，Ｑ13にはｎｐｎ形
のものが用いられ、トランジスタＱ14，Ｑ15にはｐｎｐ
形のものが用いられる。
コレクタは抵抗Ｒ14およびトランジスタＱ14のエミッタ
−コレクタと直列接続され、また、トランジスタＱ13の
エミッタ−コレクタは抵抗Ｒ15およびトランジスタＱ15
のエミッタ−コレクタと直列接続される。これらの直列
回路にはそれぞれ制御用電源電圧Ｖｃｃが印加される。
トランジスタＱ12のベースは抵抗Ｒ12を介してトランジ
スタＱ13のエミッタに接続され、トランジスタＱ13のベ
ースは抵抗Ｒ13を介してトランジスタＱ12のエミッタに
接続されている。トランジスタＱ12，Ｑ13にはｎｐｎ形
のものが用いられ、トランジスタＱ14，Ｑ15にはｐｎｐ
形のものが用いられる。
【００２３】トランジスタＱ12のベースには制御信号発
生回路１からの制御信号が与えられ、トランジスタＱ13
のベースには制御信号と相反する信号値を持つリセット
信号が制御信号発生回路１から与えられる。さらに、ト
ランジスタＱ14，Ｑ15のベースには定電流が流されてい
る。ところで、トランジスタＱ12のエミッタとトランジ
スタＱ14のコレクタとの接続点にはトランジスタＱ1 の
ベースが接続される。したがって、トランジスタＱ12が
オンになれば、基本構成においてトランジスタＱ11がオ
ンになったときと同様に、トランジスタＱ1 のベース領
域の残留電荷が引き抜かれトランジスタＱ1 をただちに
オフにすることができる。
生回路１からの制御信号が与えられ、トランジスタＱ13
のベースには制御信号と相反する信号値を持つリセット
信号が制御信号発生回路１から与えられる。さらに、ト
ランジスタＱ14，Ｑ15のベースには定電流が流されてい
る。ところで、トランジスタＱ12のエミッタとトランジ
スタＱ14のコレクタとの接続点にはトランジスタＱ1 の
ベースが接続される。したがって、トランジスタＱ12が
オンになれば、基本構成においてトランジスタＱ11がオ
ンになったときと同様に、トランジスタＱ1 のベース領
域の残留電荷が引き抜かれトランジスタＱ1 をただちに
オフにすることができる。
【００２４】本実施形態では、制御信号発生回路１から
反転回路ＮＴ1 に入力される制御信号がＬレベルであれ
ば、トランジスタＱ2 はオフであり、またトランジスタ
Ｑ12もオフであるから（このときリセット信号もＨレベ
ルである）、トランジスタＱ 1 にはトランジスタＱ3 を
含む定電流回路から定電流バイアスが与えられてトラン
ジスタＱ1 がオンになる。
反転回路ＮＴ1 に入力される制御信号がＬレベルであれ
ば、トランジスタＱ2 はオフであり、またトランジスタ
Ｑ12もオフであるから（このときリセット信号もＨレベ
ルである）、トランジスタＱ 1 にはトランジスタＱ3 を
含む定電流回路から定電流バイアスが与えられてトラン
ジスタＱ1 がオンになる。
【００２５】次に、制御信号がＬレベルからＨレベルに
なると、トランジスタＱ2 がオンになり、またトランジ
スタＱ12がオンになってトランジスタＱ1 のベース領域
の電荷を引き抜くことになる（このとき、リセット信号
はＬレベルである）。すなわち、トランジスタＱ1 はた
だちにオフになり、トランジスタＱ1 ，Ｑ2 の同時オン
を防止することができるのである。
なると、トランジスタＱ2 がオンになり、またトランジ
スタＱ12がオンになってトランジスタＱ1 のベース領域
の電荷を引き抜くことになる（このとき、リセット信号
はＬレベルである）。すなわち、トランジスタＱ1 はた
だちにオフになり、トランジスタＱ1 ，Ｑ2 の同時オン
を防止することができるのである。
【００２６】制御信号がＨレベルからＬレベルになる
と、上述のように、トランジスタＱ1がオン、トランジ
スタＱ2 がオフになるのであって、トランジスタＱ2 は
ローサイドであってベース領域の残留電荷量が少なく、
またトランジスタＱ1 のオンとは無関係に抵抗Ｒ1 を介
して電荷がただちに引き抜かれるから、トランジスタＱ
1 ，Ｑ2 が同時にオンになることはない。したがって、
図２に示した基本構成と同様の動作になる。他の構成お
よび動作は基本構成と同様である。
と、上述のように、トランジスタＱ1がオン、トランジ
スタＱ2 がオフになるのであって、トランジスタＱ2 は
ローサイドであってベース領域の残留電荷量が少なく、
またトランジスタＱ1 のオンとは無関係に抵抗Ｒ1 を介
して電荷がただちに引き抜かれるから、トランジスタＱ
1 ，Ｑ2 が同時にオンになることはない。したがって、
図２に示した基本構成と同様の動作になる。他の構成お
よび動作は基本構成と同様である。
【００２７】（実施形態２） 本実施形態は、図４に示すように、保護回路３を、演算
増幅器ＯＰ1 と抵抗Ｒ16〜Ｒ18とからなる非反転増幅回
路３ａと、コンパレータ３ｂと、コンパレータ３ｂの出
力端とトランジスタＱ1 のベースとの間に挿入した抵抗
Ｒ21とにより構成したものであり、コンパレータ３ｂ
は、制御用電源電圧Ｖｃｃを抵抗Ｒ19，Ｒ20により分圧
して得た基準電圧と非反転増幅回路３ａの出力電圧とを
比較し、非反転増幅回路３ａの出力が基準電圧以下であ
るときに出力をＨレベルにする。また、コンパレータ３
ｂは出力がＬレベルになると、トランジスタＱ1 のベー
ス領域の残留電荷を引き抜く。なお、演算増幅器ＯＰ1
およびコンパレータ３ｂには制御信号発生回路１から適
宜の定電圧が電源として印加されている。
増幅器ＯＰ1 と抵抗Ｒ16〜Ｒ18とからなる非反転増幅回
路３ａと、コンパレータ３ｂと、コンパレータ３ｂの出
力端とトランジスタＱ1 のベースとの間に挿入した抵抗
Ｒ21とにより構成したものであり、コンパレータ３ｂ
は、制御用電源電圧Ｖｃｃを抵抗Ｒ19，Ｒ20により分圧
して得た基準電圧と非反転増幅回路３ａの出力電圧とを
比較し、非反転増幅回路３ａの出力が基準電圧以下であ
るときに出力をＨレベルにする。また、コンパレータ３
ｂは出力がＬレベルになると、トランジスタＱ1 のベー
ス領域の残留電荷を引き抜く。なお、演算増幅器ＯＰ1
およびコンパレータ３ｂには制御信号発生回路１から適
宜の定電圧が電源として印加されている。
【００２８】しかして、制御信号発生回路１から反転回
路ＮＴ1 に入力される制御信号がＬレベルであると、非
反転増幅回路３ａの出力はコンパレータ３ｂの基準電圧
を越えず、コンパレータ３ｂの出力はＨレベルになる。
また、トランジスタＱ2 がオフであるから、トランジス
タＱ1 はオンになる。一方、制御信号がＬレベルからＨ
レベルに移行すると、トランジスタＱ2 がオンになり、
コンパレータ３ｂの出力はＬレベルになる。したがっ
て、トランジスタＱ1 のベース領域の電荷はコンパレー
タ３ｂを通して引き抜かれる。つまり、トランジスタＱ
1 はただちにオフになる。制御信号がＨレベルからＬレ
ベルに移行する場合も基本構成と同様であり、トランジ
スタＱ1 がオン、トランジスタＱ2 がオフになる。
路ＮＴ1 に入力される制御信号がＬレベルであると、非
反転増幅回路３ａの出力はコンパレータ３ｂの基準電圧
を越えず、コンパレータ３ｂの出力はＨレベルになる。
また、トランジスタＱ2 がオフであるから、トランジス
タＱ1 はオンになる。一方、制御信号がＬレベルからＨ
レベルに移行すると、トランジスタＱ2 がオンになり、
コンパレータ３ｂの出力はＬレベルになる。したがっ
て、トランジスタＱ1 のベース領域の電荷はコンパレー
タ３ｂを通して引き抜かれる。つまり、トランジスタＱ
1 はただちにオフになる。制御信号がＨレベルからＬレ
ベルに移行する場合も基本構成と同様であり、トランジ
スタＱ1 がオン、トランジスタＱ2 がオフになる。
【００２９】本実施形態のように、制御信号を非反転増
幅回路３ａで増幅するものでは、制御信号の電圧レベル
が低い場合（あるいは電流量が少ない場合）でも対応可
能になる。他の構成および動作は基本構成と同様であ
る。なお、上述の各実施形態においてスイッチング素子
やスイッチ要素としてバイポーラトランジスタを用いて
いるが、ＭＯＳＦＥＴなどの他のスイッチング素子ない
しスイッチ要素を用いることも可能である。
幅回路３ａで増幅するものでは、制御信号の電圧レベル
が低い場合（あるいは電流量が少ない場合）でも対応可
能になる。他の構成および動作は基本構成と同様であ
る。なお、上述の各実施形態においてスイッチング素子
やスイッチ要素としてバイポーラトランジスタを用いて
いるが、ＭＯＳＦＥＴなどの他のスイッチング素子ない
しスイッチ要素を用いることも可能である。
【００３０】
【発明の効果】請求項１の発明は、制御端子を備える一
対のスイッチング素子の直列回路を制御用電源の両端間
に接続した出力回路を備え、両スイッチング素子の接続
点を出力端とする駆動回路であって、制御用電源の負極
側のスイッチング素子のオンを指示する２値の制御信号
を受けて制御用電源の正極側のスイッチング素子の制御
端子の残留電荷を引き抜く経路を形成することにより上
記正極側のスイッチング素子の蓄積時間を短縮する保護
回路を具備し、保護回路は一対のスイッチ要素をオンオ
フの状態が相反するように接続し２値の制御信号の一方
の信号値でセットされ他方の信号値でリセットされるＲ
Ｓフリップフロップからなり、一方のスイッチ要素が上
記正極側のスイッチング素子の制御端子と制御用電源の
負極との間に挿入され、制御信号により上記負極側のス
イッチング素子がオンになるときに上記一方のスイッチ
要素をオンにするものであり、制御用電源の負極側のス
イッチング素子のオン時に、正極側のスイッチング素子
の制御端子の残留電荷を上記負極側のスイッチング素子
とは無関係な経路を通して放出させるから、負極側のス
イッチングのオン時に遅滞なく正極側のスイッチング素
子をオフにすることができ、両スイッチング素子が同時
にオンになる期間が生じないという利点がある。このよ
うに、デッドタイムを設けることなく両スイッチング素
子の同時オンを防止するから、駆動回路の出力電位の変
動が少なくまたノイズの発生も少なくなるという利点が
ある。
対のスイッチング素子の直列回路を制御用電源の両端間
に接続した出力回路を備え、両スイッチング素子の接続
点を出力端とする駆動回路であって、制御用電源の負極
側のスイッチング素子のオンを指示する２値の制御信号
を受けて制御用電源の正極側のスイッチング素子の制御
端子の残留電荷を引き抜く経路を形成することにより上
記正極側のスイッチング素子の蓄積時間を短縮する保護
回路を具備し、保護回路は一対のスイッチ要素をオンオ
フの状態が相反するように接続し２値の制御信号の一方
の信号値でセットされ他方の信号値でリセットされるＲ
Ｓフリップフロップからなり、一方のスイッチ要素が上
記正極側のスイッチング素子の制御端子と制御用電源の
負極との間に挿入され、制御信号により上記負極側のス
イッチング素子がオンになるときに上記一方のスイッチ
要素をオンにするものであり、制御用電源の負極側のス
イッチング素子のオン時に、正極側のスイッチング素子
の制御端子の残留電荷を上記負極側のスイッチング素子
とは無関係な経路を通して放出させるから、負極側のス
イッチングのオン時に遅滞なく正極側のスイッチング素
子をオフにすることができ、両スイッチング素子が同時
にオンになる期間が生じないという利点がある。このよ
うに、デッドタイムを設けることなく両スイッチング素
子の同時オンを防止するから、駆動回路の出力電位の変
動が少なくまたノイズの発生も少なくなるという利点が
ある。
【００３１】
【００３２】しかも、制御信号をＲＳフリップフロップ
によりラッチするから、スイッチング素子の状態が一旦
決定されると制御信号の状態が変化しないかぎりノイズ
などによってスイッチング素子のオンオフの状態が変化
することがなく、動作に高い安定性が得られるという利
点がある。
によりラッチするから、スイッチング素子の状態が一旦
決定されると制御信号の状態が変化しないかぎりノイズ
などによってスイッチング素子のオンオフの状態が変化
することがなく、動作に高い安定性が得られるという利
点がある。
【００３３】請求項２の発明は、保護回路が、制御信号
を増幅する増幅回路と、出力端が上記正極側のスイッチ
ング素子の制御端子に接続され増幅回路の出力値と基準
電圧との大小関係に応じて出力電位を上記正極側のスイ
ッチング素子をオンにする電位と上記制御用電源の負極
電位とに選択的に切り替えるコンパレータとからなり、
制御信号により上記負極側のスイッチング素子がオンに
なるときにコンパレータの出力電位を上記制御用電源の
負極電位に設定するものでは、制御信号を増幅する増幅
回路を設けているから制御信号が微弱であってもスイッ
チング素子の制御が可能になるという利点がある。
を増幅する増幅回路と、出力端が上記正極側のスイッチ
ング素子の制御端子に接続され増幅回路の出力値と基準
電圧との大小関係に応じて出力電位を上記正極側のスイ
ッチング素子をオンにする電位と上記制御用電源の負極
電位とに選択的に切り替えるコンパレータとからなり、
制御信号により上記負極側のスイッチング素子がオンに
なるときにコンパレータの出力電位を上記制御用電源の
負極電位に設定するものでは、制御信号を増幅する増幅
回路を設けているから制御信号が微弱であってもスイッ
チング素子の制御が可能になるという利点がある。
【図１】本発明の基本構成を示す回路図である。
【図２】同上の動作説明図である。
【図３】本発明の実施形態１を示す回路図である。
【図４】本発明の実施形態２を示す回路図である。
【図５】従来例を示す回路図である。
【図６】同上の動作説明図である。
１ 制御信号発生回路 ２ 出力回路 ３ 保護回路 Ｑ1 トランジスタ Ｑ2 トランジスタ Ｑ11 トランジスタ Ｑ12 トランジスタ Ｑ13 トランジスタ ３ａ 非反転増幅回路 ３ｂ コンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平松 明則 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平２−108324（ＪＰ，Ａ) 特開 平７−131317（ＪＰ，Ａ) 特開 平６−237158（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (2)
- 【請求項１】 制御端子を備える一対のスイッチング素
子の直列回路を制御用電源の両端間に接続した出力回路
を備え、両スイッチング素子の接続点を出力端とする駆
動回路であって、制御用電源の負極側のスイッチング素
子のオンを指示する２値の制御信号を受けて制御用電源
の正極側のスイッチング素子の制御端子の残留電荷を引
き抜く経路を形成することにより上記正極側のスイッチ
ング素子の蓄積時間を短縮する保護回路を具備し、保護
回路は一対のスイッチ要素をオンオフの状態が相反する
ように接続し２値の制御信号の一方の信号値でセットさ
れ他方の信号値でリセットされるＲＳフリップフロップ
からなり、一方のスイッチ要素が上記正極側のスイッチ
ング素子の制御端子と制御用電源の負極との間に挿入さ
れ、制御信号により上記負極側のスイッチング素子がオ
ンになるときに上記一方のスイッチ要素をオンにするこ
とを特徴とするスイッチング素子駆動回路。 - 【請求項２】 制御端子を備える一対のスイッチング素
子の直列回路を制御用電源の両端間に接続した出力回路
を備え、両スイッチング素子の接続点を出力端とする駆
動回路であって、制御用電源の負極側のスイッチング素
子のオンを指示する２値の制御信号を受けて制御用電源
の正極側のスイッチング素子の制御端子の残留電荷を引
き抜く経路を形成することにより上記正極側のスイッチ
ング素子の蓄積時間を短縮する保護回路を具備し、保護
回路は、制御信号を増幅する増幅回路と、出力端が上記
正極側のスイッチング素子の制御端子に接続され増幅回
路の出力値と基準電圧との大小関係に応じて出力電位を
上記正極側のスイッチング素子をオンにする電位と上記
制御用電源の負極電位とに選択的に切り替えるコンパレ
ータとからなり、制御信号により上記負極側のスイッチ
ング素子がオンになるときに制御信号により上記負極側
のスイッチング素子がオンになるときにコンパレータの
出力電位を上記制御用電源の負極電位に設定することを
特徴とするスイッチング素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07300197A JP3273744B2 (ja) | 1997-03-26 | 1997-03-26 | スイッチング素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07300197A JP3273744B2 (ja) | 1997-03-26 | 1997-03-26 | スイッチング素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270990A JPH10270990A (ja) | 1998-10-09 |
| JP3273744B2 true JP3273744B2 (ja) | 2002-04-15 |
Family
ID=13505695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07300197A Expired - Fee Related JP3273744B2 (ja) | 1997-03-26 | 1997-03-26 | スイッチング素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3273744B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101862915B1 (ko) | 2013-03-19 | 2018-05-30 | 코니카 미놀타 가부시키가이샤 | 투명 도전체, 및 전자 디바이스 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108324A (ja) * | 1988-10-17 | 1990-04-20 | Mitsubishi Electric Corp | バイポーラｍｏｓ論理回路 |
| JPH06237158A (ja) * | 1993-02-09 | 1994-08-23 | Sony Corp | Ｃｍｏｓ駆動回路 |
| JPH07131317A (ja) * | 1993-11-08 | 1995-05-19 | Mitsubishi Electric Corp | 出力バッファ回路 |
-
1997
- 1997-03-26 JP JP07300197A patent/JP3273744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270990A (ja) | 1998-10-09 |
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