JP2520765B2 - ドライブ回路 - Google Patents
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- 230000000694 effects Effects 0.000 description 2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、トランジスタなどの電力用半導体素子を
ドライブするドライブ回路に関するものである。
ドライブするドライブ回路に関するものである。
第６図は例えば電気書院「インバータ応用マニュア
ル」昭和60年９月７日発行,44頁に示された従来のドラ
イブ回路を示す回路図であり、図において、２はドライ
ブの対象となる被制御用の半導体素子であるトランジス
タ、３はドライブ回路である。また、ドライブ回路３に
おいて、15は外部からの入力信号を上記トランジスタ1
3,14を含む回路に光電変換結合するフォトカプラ、13,1
4は直列接続されたNPNトランジスタである第１のトラン
ジスタおよびPNPトランジスタである第２のトランジス
タで、これらの各ベースはフォトカプラ15の出力端子に
接続されている。また、第1,第２のトランジスタ13,14
の各コレクタは、直列接続された直流電源としての第１
の電源11の正極および第２の電源12の負極に、抵抗17,1
8を介して接続されている。16は第１のトランジスタ13
ベースと第１の電源11との間に接続された抵抗である。
また、上記トランジスタ２のベースは第1,第２のトラン
ジスタ13,14の直列接続点に接続され、エミッタは第1,
第２の電11,12の直列接続点に接続され、さらにコレク
タは外部電源に接続されている。
ル」昭和60年９月７日発行,44頁に示された従来のドラ
イブ回路を示す回路図であり、図において、２はドライ
ブの対象となる被制御用の半導体素子であるトランジス
タ、３はドライブ回路である。また、ドライブ回路３に
おいて、15は外部からの入力信号を上記トランジスタ1
3,14を含む回路に光電変換結合するフォトカプラ、13,1
4は直列接続されたNPNトランジスタである第１のトラン
ジスタおよびPNPトランジスタである第２のトランジス
タで、これらの各ベースはフォトカプラ15の出力端子に
接続されている。また、第1,第２のトランジスタ13,14
の各コレクタは、直列接続された直流電源としての第１
の電源11の正極および第２の電源12の負極に、抵抗17,1
8を介して接続されている。16は第１のトランジスタ13
ベースと第１の電源11との間に接続された抵抗である。
また、上記トランジスタ２のベースは第1,第２のトラン
ジスタ13,14の直列接続点に接続され、エミッタは第1,
第２の電11,12の直列接続点に接続され、さらにコレク
タは外部電源に接続されている。
次に動作について説明する。いま、フォトカプラ15の
発光素子15aに電流が流されず、受光素子15bが受光しな
い場合には、つまり、フォトカプラ15がオフのときは、
第１のトランジスタ13にはベース電流が抵抗16を通して
供給され、この第１のトランジスタ13が導通する。この
結果、直流電源11→抵抗17→第１のトランジスタ13のコ
レクタ，エミッタ→トランジスタ２のベース，エミッタ
→直流電源11の経路で、トランジスタ２に対する順バイ
アス電流が流れトランジスタ２は導通する。これに対し
て、フォトカプラ15がオンになると、第２のトランジス
タ14が順バイアスされて導通し、直流電源12→トランジ
スタ２のエミッタ，ベース→第２のトランジスタ14のエ
ミッタ，コレクタ→抵抗18→直流電源12の経路で逆バイ
アス電流が流れて、トランジスタ２は不導通になる。
発光素子15aに電流が流されず、受光素子15bが受光しな
い場合には、つまり、フォトカプラ15がオフのときは、
第１のトランジスタ13にはベース電流が抵抗16を通して
供給され、この第１のトランジスタ13が導通する。この
結果、直流電源11→抵抗17→第１のトランジスタ13のコ
レクタ，エミッタ→トランジスタ２のベース，エミッタ
→直流電源11の経路で、トランジスタ２に対する順バイ
アス電流が流れトランジスタ２は導通する。これに対し
て、フォトカプラ15がオンになると、第２のトランジス
タ14が順バイアスされて導通し、直流電源12→トランジ
スタ２のエミッタ，ベース→第２のトランジスタ14のエ
ミッタ，コレクタ→抵抗18→直流電源12の経路で逆バイ
アス電流が流れて、トランジスタ２は不導通になる。
ここで、直流電源11の電圧をVB1、抵抗17の値をR17と
すれば、順バイアス電流IB1は、 となる。但し、VBEはトランジスタ２のベース，エミッ
タ間電圧である。
すれば、順バイアス電流IB1は、 となる。但し、VBEはトランジスタ２のベース，エミッ
タ間電圧である。
また、直流電源12の電圧をVB2、抵抗18の値をR18とす
れば、逆バイアス電流IB2は、 となる。但し、VEBはトランジスタ２のエミッタ，ベー
ス間電圧である。
れば、逆バイアス電流IB2は、 となる。但し、VEBはトランジスタ２のエミッタ，ベー
ス間電圧である。
従来のドライブ回路は以上のように構成されているの
で、トランジスタ２の誤配線によりドライブ回路の出力
が短絡した場合、短絡電流により第１のトランジスタ1
3,第２のトランジスタ14が焼損するなどの課題があっ
た。特に、逆バイアス側では、トランジスタ２がオフし
た後に、短時間（０〜20μsec程度）ではあるが蓄積キ
ャリアを吸収するために、大きな電流を流さなければな
らないので、抵抗18の抵抗値を小さく設計する必要があ
り、このため出力短絡時の事故電流が大きく、ドライブ
回路３を有効に保護することができないなどの課題があ
った。
で、トランジスタ２の誤配線によりドライブ回路の出力
が短絡した場合、短絡電流により第１のトランジスタ1
3,第２のトランジスタ14が焼損するなどの課題があっ
た。特に、逆バイアス側では、トランジスタ２がオフし
た後に、短時間（０〜20μsec程度）ではあるが蓄積キ
ャリアを吸収するために、大きな電流を流さなければな
らないので、抵抗18の抵抗値を小さく設計する必要があ
り、このため出力短絡時の事故電流が大きく、ドライブ
回路３を有効に保護することができないなどの課題があ
った。
この発明は上記のような課題を解消するためになされ
たもので、出力短絡時の逆バイアス電流を制御して焼損
を防止し、信頼性の高いドライブ動作を実現できるドラ
イブ回路を得ることを目的とする。
たもので、出力短絡時の逆バイアス電流を制御して焼損
を防止し、信頼性の高いドライブ動作を実現できるドラ
イブ回路を得ることを目的とする。
この発明に係るドライブ回路は、入力信号レベルに応
じて第１のトランジスタとともに選択的にオン動作する
ように直列接続された第２のトランジスタおよび被制御
用半導体素子を結ぶ回路中に接続された逆バイアス電流
検出用の検出回路と、この検出回路の出力結果に従っ
て、上記バイアス電流が設定レベルを超える時間が所定
時間経過すると、上記半導体素子の逆バイアス動作を停
止し、その後この逆バイアス動作を再開させる逆バイア
ス停止判定回路とを備えて構成したものである。
じて第１のトランジスタとともに選択的にオン動作する
ように直列接続された第２のトランジスタおよび被制御
用半導体素子を結ぶ回路中に接続された逆バイアス電流
検出用の検出回路と、この検出回路の出力結果に従っ
て、上記バイアス電流が設定レベルを超える時間が所定
時間経過すると、上記半導体素子の逆バイアス動作を停
止し、その後この逆バイアス動作を再開させる逆バイア
ス停止判定回路とを備えて構成したものである。
この発明におけるドライブ回路は、逆バイアス電流を
検出し、この電流が定められた値以上で、かつ定められ
た時間を超えると、一定時間逆バイアス動作を停止し、
逆バイアス回路の温度が低下するのを待って再度逆バイ
アス動作を行うようにし、これによりドライブ回路の焼
損を防止する。
検出し、この電流が定められた値以上で、かつ定められ
た時間を超えると、一定時間逆バイアス動作を停止し、
逆バイアス回路の温度が低下するのを待って再度逆バイ
アス動作を行うようにし、これによりドライブ回路の焼
損を防止する。
以下、この発明の一実施例を図について説明する。第
１図において、１はこの発明に係るドライブ回路、20は
逆バイアス停止判定回路、30は逆バイアス停止判定回路
20からの判定出力により切り換えられるスイッチであ
る。また、このほかの第６図に示すものと同一の回路部
分には同一符号を付して、その重複する説明を省略す
る。
１図において、１はこの発明に係るドライブ回路、20は
逆バイアス停止判定回路、30は逆バイアス停止判定回路
20からの判定出力により切り換えられるスイッチであ
る。また、このほかの第６図に示すものと同一の回路部
分には同一符号を付して、その重複する説明を省略す
る。
第２図は逆バイアス停止判定回路20の詳細を示すブロ
ック図であり、図において、25は逆バイアス電流の検出
回路、21は第１のフィルタ、22は第１のコンパレータ、
23は第２のフィルタ、23は第２のコンパレータである。
ック図であり、図において、25は逆バイアス電流の検出
回路、21は第１のフィルタ、22は第１のコンパレータ、
23は第２のフィルタ、23は第２のコンパレータである。
また、第３図は正常時のドライブ回路１の動作を説明
する回路各部の信号波形を示すタイミングチャート、第
４図はドライブ回路１の出力が逆バイアス期間中（トラ
ンジスタ２が停止中）に短絡した場合の動作を説明する
回路各部の信号波形を示すタイミングチャート図であ
る。なお、第１図において、抵抗18は逆バイアス電流検
出用の検出回路として用いられる。
する回路各部の信号波形を示すタイミングチャート、第
４図はドライブ回路１の出力が逆バイアス期間中（トラ
ンジスタ２が停止中）に短絡した場合の動作を説明する
回路各部の信号波形を示すタイミングチャート図であ
る。なお、第１図において、抵抗18は逆バイアス電流検
出用の検出回路として用いられる。
第５図は第２図に示すブロック図の具体的な一実施例
を示し、22はインバータ22aからなる第１のコンパレー
タ、24はインバータ24aからなる第２のコンパレータ、2
1は抵抗63とコンデンサ64とから構成されている第１の
フィルタ、23は抵抗55,56,ダイオード57〜61,コンデン
サ62から構成されている第２のフィルタ、31はバイポー
ラトランジスタで、エミッタは抵抗17を介して直流電源
に、コレクタはトランジスタ２のベースに、ベースは抵
抗67,インバータ51を介して第２のフィルタ23にそれぞ
れ接続されている。70はMOS型の電界効果トランジス
タ、65は抵抗、25は上記検出回路で、トランジスタ66お
よびNORゲート53よりなる。なお、50,52はインバータで
ある。
を示し、22はインバータ22aからなる第１のコンパレー
タ、24はインバータ24aからなる第２のコンパレータ、2
1は抵抗63とコンデンサ64とから構成されている第１の
フィルタ、23は抵抗55,56,ダイオード57〜61,コンデン
サ62から構成されている第２のフィルタ、31はバイポー
ラトランジスタで、エミッタは抵抗17を介して直流電源
に、コレクタはトランジスタ２のベースに、ベースは抵
抗67,インバータ51を介して第２のフィルタ23にそれぞ
れ接続されている。70はMOS型の電界効果トランジス
タ、65は抵抗、25は上記検出回路で、トランジスタ66お
よびNORゲート53よりなる。なお、50,52はインバータで
ある。
次に動作について説明する。
まず、第３図に示すように、トランジスタ２に一定の
間隔でオン／オフ信号が入力している正常状態では、ト
ランジスタ２に上記のように逆バイアスを印加した直後
から、短時間のt0＝10〜20μsecの間に逆バイアス電流
が流れる。この後は、トランジスタ２のエミッタ，ベー
ス間のインピーダンスは高くなり、逆バイアス状態であ
っても逆バイアス電流iB2はごくわずかであって、無視
できる。このとき、逆バイアス電流のレベルは高いが、
短時間であるため、抵抗18の端子電圧によるトランジス
タ66のオン動作で、電界効果トランジスタ70,抵抗65を
介して検出回路25で検出した逆バイアス電流は第１のフ
ィルタ21で除去される。すなわち、第１のフィルタ21の
出力は第３図に示すように第１のコンパレータ22のスレ
ッシュホルドレベルに達しないため、逆バイアス停止動
作はおこらない。
間隔でオン／オフ信号が入力している正常状態では、ト
ランジスタ２に上記のように逆バイアスを印加した直後
から、短時間のt0＝10〜20μsecの間に逆バイアス電流
が流れる。この後は、トランジスタ２のエミッタ，ベー
ス間のインピーダンスは高くなり、逆バイアス状態であ
っても逆バイアス電流iB2はごくわずかであって、無視
できる。このとき、逆バイアス電流のレベルは高いが、
短時間であるため、抵抗18の端子電圧によるトランジス
タ66のオン動作で、電界効果トランジスタ70,抵抗65を
介して検出回路25で検出した逆バイアス電流は第１のフ
ィルタ21で除去される。すなわち、第１のフィルタ21の
出力は第３図に示すように第１のコンパレータ22のスレ
ッシュホルドレベルに達しないため、逆バイアス停止動
作はおこらない。
次に、逆バイアス中にドライバ出力が短絡した場合の
動作を説明する。この場合には、逆バイアス電流IB2は
第４図に示すように長い時間幅で連続して流れ、時間t1
後に第１のフィルタ21の出力が第１のコンパレータ22の
スレッシュホルドレベルTHIを超える。このため、第２
のフィルタ23の出力レベルも上昇を開始し、時間t2で第
２のコンパレータ24のスレッシュホルドレベルTH2を超
える。すると、第１図に示すスイッチ30をオフにして、
逆バイアス電流IB2をしゃ断する。これと同時に、第１
のフィルタ21の出力は減少し始め、時間t3後に第１のコ
ンパレータ22のスレッシュホルドレベルTHI以下とな
る。従って、第２のフィルタ23の出力もこの時間t3以後
減少し始める。この場合において、第２のフィルタ23は
放電時定数を、上記抵抗55,56,ダイオード57〜61および
コンデンサ62によって長く設計してあり、時間t4を経過
すると逆バイアス動作は行わない。
動作を説明する。この場合には、逆バイアス電流IB2は
第４図に示すように長い時間幅で連続して流れ、時間t1
後に第１のフィルタ21の出力が第１のコンパレータ22の
スレッシュホルドレベルTHIを超える。このため、第２
のフィルタ23の出力レベルも上昇を開始し、時間t2で第
２のコンパレータ24のスレッシュホルドレベルTH2を超
える。すると、第１図に示すスイッチ30をオフにして、
逆バイアス電流IB2をしゃ断する。これと同時に、第１
のフィルタ21の出力は減少し始め、時間t3後に第１のコ
ンパレータ22のスレッシュホルドレベルTHI以下とな
る。従って、第２のフィルタ23の出力もこの時間t3以後
減少し始める。この場合において、第２のフィルタ23は
放電時定数を、上記抵抗55,56,ダイオード57〜61および
コンデンサ62によって長く設計してあり、時間t4を経過
すると逆バイアス動作は行わない。
この結果、逆バイアス電流IB2のデューティは小さく
なり、上記スイッチ30のオフ時間を十分にし、逆バイア
ス回路が焼損するのを防止できる。
なり、上記スイッチ30のオフ時間を十分にし、逆バイア
ス回路が焼損するのを防止できる。
なお、上記実施例ではバイポーラトランジスタ２用の
ドライブ回路について説明したが、逆バイアスの印加が
可能なあらゆる半導体素子を用いることができる。
ドライブ回路について説明したが、逆バイアスの印加が
可能なあらゆる半導体素子を用いることができる。
以上のように、この発明によれば第２のトランジスタ
および被制御用半導体素子を結ぶ回路中に逆バイアス電
流検出用の検出回路を設け、この検出回路の出力結果に
従って、逆バイアス停止判定回路により上記バイアス電
流が設定レベルを超える時間が所定時間経過すると、上
記半導体素子の逆バイアス動作を停止し、その後この逆
バイアス動作を再開させるように構成したので、駆動対
象である半導体素子の破損や誤配線などによりドライブ
回路の出力が短絡しても、ドライブ回路を構成するトラ
ンジスタなどを焼損するのを未然に防止でき、従って、
信頼性の高いドライバ回路が得られる効果がある。
および被制御用半導体素子を結ぶ回路中に逆バイアス電
流検出用の検出回路を設け、この検出回路の出力結果に
従って、逆バイアス停止判定回路により上記バイアス電
流が設定レベルを超える時間が所定時間経過すると、上
記半導体素子の逆バイアス動作を停止し、その後この逆
バイアス動作を再開させるように構成したので、駆動対
象である半導体素子の破損や誤配線などによりドライブ
回路の出力が短絡しても、ドライブ回路を構成するトラ
ンジスタなどを焼損するのを未然に防止でき、従って、
信頼性の高いドライバ回路が得られる効果がある。
第１図はこの発明の一実施例によるドライブ回路を示す
回路図、第２図は第１図における逆バイアス停止判定回
路を示すブロック図、第３図はドライブ回路の正常時に
おける回路各部の信号波形を示すタイミングチャート
図、第４図は逆バイアス動作における回路各部の信号波
形を示すタイミングチャート図、第５図は第２図に示す
逆バイアス停止判定回路の詳細を示す回路図、第６図は
従来のドライブ回路を示す回路図である。 １はドライブ回路、２は被制御用の半導体素子（トラン
ジスタ）、11は第１の電源、12は第２の電源、13は第１
のトランジスタ、14は第２のトランジスタ、18は検出回
路（抵抗）、20は逆バイアス停止判定回路。 なお、図中、同一符号は同一、または相当部分を示す。
回路図、第２図は第１図における逆バイアス停止判定回
路を示すブロック図、第３図はドライブ回路の正常時に
おける回路各部の信号波形を示すタイミングチャート
図、第４図は逆バイアス動作における回路各部の信号波
形を示すタイミングチャート図、第５図は第２図に示す
逆バイアス停止判定回路の詳細を示す回路図、第６図は
従来のドライブ回路を示す回路図である。 １はドライブ回路、２は被制御用の半導体素子（トラン
ジスタ）、11は第１の電源、12は第２の電源、13は第１
のトランジスタ、14は第２のトランジスタ、18は検出回
路（抵抗）、20は逆バイアス停止判定回路。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】入力信号のレベルに応じて選択的にオン動
作するように直列接続された第１のトランジスタおよび
第２のトランジスタと、これらの第１のトランジスタお
よび第２のトランジスタのそれぞれに直流電力を供給す
る第１の電源および第２の電源と、上記第１のトランジ
スタおよび第２のトランジスタの直列接続点には順バイ
アス電流を受けるベースが接続され、上記第１の電源お
よび第２の電源の直列接続点には逆バイアス電流を受け
るエミッタが接続された被制御用の半導体素子とを備え
たドライブ回路において、上記第２のトランジスタおよ
び被制御用の半導体素子を結ぶ回路中に接続された逆バ
イアス電流検出用の検出回路と、この検出回路の出力結
果に従って、上記逆バイアス電流が設定レベルを超えて
所定時間経過すると、上記半導体素子の逆バイアス動作
を停止し、その後この逆バイアス動作を再開させる逆バ
イアス停止判定回路とを設けたことを特徴とするドライ
ブ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136861A JP2520765B2 (ja) | 1990-05-25 | 1990-05-25 | ドライブ回路 |
| US07/704,593 US5111061A (en) | 1990-05-25 | 1991-05-23 | Driving circuit for semiconductor element |
| KR1019910008481A KR950001129B1 (ko) | 1990-05-25 | 1991-05-24 | 드라이브회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136861A JP2520765B2 (ja) | 1990-05-25 | 1990-05-25 | ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435218A JPH0435218A (ja) | 1992-02-06 |
| JP2520765B2 true JP2520765B2 (ja) | 1996-07-31 |
Family
ID=15185234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136861A Expired - Fee Related JP2520765B2 (ja) | 1990-05-25 | 1990-05-25 | ドライブ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5111061A (ja) |
| JP (1) | JP2520765B2 (ja) |
| KR (1) | KR950001129B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4117350A (en) * | 1977-03-31 | 1978-09-26 | Rca Corporation | Switching circuit |
| JPS58175970A (ja) * | 1982-04-08 | 1983-10-15 | Fuji Electric Co Ltd | スイッチング半導体素子への逆バイアス電流供給装置 |
| JPS59181824A (ja) * | 1983-03-31 | 1984-10-16 | Fuji Electric Co Ltd | トランジスタのベ−ス駆動回路 |
| JPS62291577A (ja) * | 1986-06-12 | 1987-12-18 | Fuji Electric Co Ltd | 静電誘導形トランジスタの故障検出方法 |
| US4890009A (en) * | 1987-04-30 | 1989-12-26 | Hitachi, Ltd. | Monolithic integrated circuit device |
| US4996444A (en) * | 1989-09-21 | 1991-02-26 | Northern Telecom Limited | Clock recovery circuit |
-
1990
- 1990-05-25 JP JP2136861A patent/JP2520765B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-23 US US07/704,593 patent/US5111061A/en not_active Expired - Fee Related
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