JPH07131317A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH07131317A JPH07131317A JP5278045A JP27804593A JPH07131317A JP H07131317 A JPH07131317 A JP H07131317A JP 5278045 A JP5278045 A JP 5278045A JP 27804593 A JP27804593 A JP 27804593A JP H07131317 A JPH07131317 A JP H07131317A
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- level
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Abstract
(57)【要約】
【目的】 出力バッファ回路での貫通電流を低減するこ
とを目的とする。 【構成】 出力バッファ回路において、“Ｈ”データを
出力するＮＭＯＳトランジスタ２のゲートを制御する信
号を用いて、“Ｌ”データを出力するＮＭＯＳトランジ
スタ３のゲートの電位を強制的に“Ｌ”にするＮＭＯＳ
トランジスタ７を備えたものである。
とを目的とする。 【構成】 出力バッファ回路において、“Ｈ”データを
出力するＮＭＯＳトランジスタ２のゲートを制御する信
号を用いて、“Ｌ”データを出力するＮＭＯＳトランジ
スタ３のゲートの電位を強制的に“Ｌ”にするＮＭＯＳ
トランジスタ７を備えたものである。
Description
【０００１】
【産業上の利用分野】この発明は、貫通電流を減らすこ
とを図った半導体記憶装置の出力バッファ回路に関する
ものである。
とを図った半導体記憶装置の出力バッファ回路に関する
ものである。
【０００２】
【従来の技術】従来の半導体記憶装置の出力バッファ回
路の構成について図６を参照しながら説明する。図６
は、従来の出力バッファ回路を示す図である。
路の構成について図６を参照しながら説明する。図６
は、従来の出力バッファ回路を示す図である。
【０００３】図６において、１はＤＱピン、２及び３は
ＮＭＯＳトランジスタ（Ｎ１、Ｎ２）、４及び５はそれ
らのゲートを制御するインバータ、６はアンダーシュー
トを防ぐためのキャパシタ（Ｃ）である。
ＮＭＯＳトランジスタ（Ｎ１、Ｎ２）、４及び５はそれ
らのゲートを制御するインバータ、６はアンダーシュー
トを防ぐためのキャパシタ（Ｃ）である。
【０００４】つぎに、前述した従来の半導体記憶装置の
出力バッファ回路の動作について図７を参照しながら説
明する。図７は、従来の出力バッファ回路の動作を示す
タイミングチャートである。
出力バッファ回路の動作について図７を参照しながら説
明する。図７は、従来の出力バッファ回路の動作を示す
タイミングチャートである。
【０００５】図７において、（ａ）は図６中のインバー
タ４の出力側のノードＡのレベル、（ｂ）は図５中のイ
ンバータ５の出力側のノードＢのレベル、（ｃ）は貫通
電流Ｉをそれぞれ示す。
タ４の出力側のノードＡのレベル、（ｂ）は図５中のイ
ンバータ５の出力側のノードＢのレベル、（ｃ）は貫通
電流Ｉをそれぞれ示す。
【０００６】ここでは、ＤＱピン１におけるＤＱ出力が
ローレベル（“Ｌ”）→ハイレベル（“Ｈ”）と連続し
て、切り替わる場合を例にとる。この場合のノードＡ、
ノードＢ及び、ＮＭＯＳトランジスタ２、３を貫通して
流れる貫通電流Ｉの動作を図７にタイミングチャートと
して示した。
ローレベル（“Ｌ”）→ハイレベル（“Ｈ”）と連続し
て、切り替わる場合を例にとる。この場合のノードＡ、
ノードＢ及び、ＮＭＯＳトランジスタ２、３を貫通して
流れる貫通電流Ｉの動作を図７にタイミングチャートと
して示した。
【０００７】ＤＱピン１より“Ｌ”（ローレベル）を出
力するため、図７（ｂ）に示すように、タイミングｔ１
において、インバータ５により、ノードＢは“Ｈ”（ハ
イレベル）に駆動される。アンダーシュート（過渡応
答）を防ぎ、またＤＱピン１のパルス減衰時間（ｆａｌ
ｌｔｉｍｅ：Ｔｆ）をゆるやかにするために設けられた
キャパシタ６のため、ノードＢはゆるやかに“Ｈ”に駆
動され、タイミングｔ２で完了する。
力するため、図７（ｂ）に示すように、タイミングｔ１
において、インバータ５により、ノードＢは“Ｈ”（ハ
イレベル）に駆動される。アンダーシュート（過渡応
答）を防ぎ、またＤＱピン１のパルス減衰時間（ｆａｌ
ｌｔｉｍｅ：Ｔｆ）をゆるやかにするために設けられた
キャパシタ６のため、ノードＢはゆるやかに“Ｈ”に駆
動され、タイミングｔ２で完了する。
【０００８】次に、ＤＱピン１より“Ｌ”に連続して
“Ｈ”を出力するために、図７（ａ）に示すように、タ
イミングｔ３において、インバータ４により、ノードＡ
は“Ｈ”に駆動される。これと同時に、インバータ５に
よりノードＢが“Ｌ”に駆動される。速やかにノードＢ
が“Ｌ”になることが期待されるが、キャパシタ６が存
在するために、ノードＢが“Ｌ”になり、完全にＮＭＯ
Ｓトランジスタ３がオフするのはタイミングｔ４になっ
たときである。
“Ｈ”を出力するために、図７（ａ）に示すように、タ
イミングｔ３において、インバータ４により、ノードＡ
は“Ｈ”に駆動される。これと同時に、インバータ５に
よりノードＢが“Ｌ”に駆動される。速やかにノードＢ
が“Ｌ”になることが期待されるが、キャパシタ６が存
在するために、ノードＢが“Ｌ”になり、完全にＮＭＯ
Ｓトランジスタ３がオフするのはタイミングｔ４になっ
たときである。
【０００９】従って、図７（ｃ）に示すように、タイミ
ングｔ３〜ｔ４の間は、ＮＭＯＳトランジスタ２と３が
同時にオンしている時間帯であるため、貫通電流Ｉが流
れてしまう。
ングｔ３〜ｔ４の間は、ＮＭＯＳトランジスタ２と３が
同時にオンしている時間帯であるため、貫通電流Ｉが流
れてしまう。
【００１０】
【発明が解決しようとする課題】上述したような従来の
出力バッファ回路では、一つにはノードＢを接地レベル
にするインバータ５の能力不足により、また一つにはメ
モリセルからデータライン上に読み出した信号Ｄと／Ｄ
の重なりでＮＭＯＳトランジスタ２及び３が同時にオン
することにより、データ出力時に大きな貫通電流Ｉが流
れてしまうという問題点があった。
出力バッファ回路では、一つにはノードＢを接地レベル
にするインバータ５の能力不足により、また一つにはメ
モリセルからデータライン上に読み出した信号Ｄと／Ｄ
の重なりでＮＭＯＳトランジスタ２及び３が同時にオン
することにより、データ出力時に大きな貫通電流Ｉが流
れてしまうという問題点があった。
【００１１】近年の多ピン化の傾向を考えた場合に、こ
の貫通電流Ｉは消費電流の観点からも無視することがで
きない。
の貫通電流Ｉは消費電流の観点からも無視することがで
きない。
【００１２】この発明は、前述した問題点を解決するた
めになされたもので、データ出力時の貫通電流を極力抑
えることができる出力バッファ回路を得ることを目的と
する。
めになされたもので、データ出力時の貫通電流を極力抑
えることができる出力バッファ回路を得ることを目的と
する。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る出力バッファ回路は、次に掲げる手段を備えたもので
ある。 〔１〕 電源電位ノード及びデータ出力端子間に接続さ
れ、ゲート電極に第１の信号を受けるｎチャネルＭＯＳ
トランジスタから構成された第１のドライバトランジス
タ。 〔２〕 前記データ出力端子及び接地電位ノード間に接
続され、ゲート電極に第２の信号を受けるｎチャネルＭ
ＯＳトランジスタから構成された第２のドライバトラン
ジスタ。 〔３〕 前記第２の信号によって前記第２のドライバト
ランジスタのゲート電極の電位がハイレベルからローレ
ベルにされるときに、このゲート電極の電位を接地電位
に放電する放電手段。
る出力バッファ回路は、次に掲げる手段を備えたもので
ある。 〔１〕 電源電位ノード及びデータ出力端子間に接続さ
れ、ゲート電極に第１の信号を受けるｎチャネルＭＯＳ
トランジスタから構成された第１のドライバトランジス
タ。 〔２〕 前記データ出力端子及び接地電位ノード間に接
続され、ゲート電極に第２の信号を受けるｎチャネルＭ
ＯＳトランジスタから構成された第２のドライバトラン
ジスタ。 〔３〕 前記第２の信号によって前記第２のドライバト
ランジスタのゲート電極の電位がハイレベルからローレ
ベルにされるときに、このゲート電極の電位を接地電位
に放電する放電手段。
【００１４】この発明の請求項２に係る出力バッファ回
路は、次に掲げる手段を備えたものである。 〔１〕 電源電位ノード及びデータ出力端子間に接続さ
れ、ゲート電極が第１の入力ノードに接続されたｎチャ
ネルＭＯＳトランジスタから構成された第１のドライバ
トランジスタ。 〔２〕 前記データ出力端子及び接地電位ノード間に接
続され、ゲート電極が第２の入力ノードに接続されたｎ
チャネルＭＯＳトランジスタから構成された第２のドラ
イバトランジスタ。 〔３〕 前記第２の入力ノード及び接地電位ノード間に
接続され、ゲート電極が前記第１の入力ノードに接続さ
れたｎチャネルＭＯＳトランジスタから構成された放電
トランジスタ。
路は、次に掲げる手段を備えたものである。 〔１〕 電源電位ノード及びデータ出力端子間に接続さ
れ、ゲート電極が第１の入力ノードに接続されたｎチャ
ネルＭＯＳトランジスタから構成された第１のドライバ
トランジスタ。 〔２〕 前記データ出力端子及び接地電位ノード間に接
続され、ゲート電極が第２の入力ノードに接続されたｎ
チャネルＭＯＳトランジスタから構成された第２のドラ
イバトランジスタ。 〔３〕 前記第２の入力ノード及び接地電位ノード間に
接続され、ゲート電極が前記第１の入力ノードに接続さ
れたｎチャネルＭＯＳトランジスタから構成された放電
トランジスタ。
【００１５】この発明の請求項３に係る出力バッファ回
路は、次に掲げる手段を備えたものである。 〔１〕 電源電位ノード及びデータ出力端子間に接続さ
れ、ゲート電極に第１の信号を受けるｎチャネルＭＯＳ
トランジスタから構成された第１のドライバトランジス
タ。 〔２〕 前記データ出力端子及び接地電位ノード間に接
続され、ゲート電極に第２の信号を受けるｎチャネルＭ
ＯＳトランジスタから構成された第２のドライバトラン
ジスタ。 〔３〕 一方のレベルと他方のレベルの２値レベルを有
する第３及び第４の信号を受け、前記第３及び第４の信
号がともに前記一方のレベルのときは前記第１及び第２
の信号をともにローレベルとし、前記第３の信号が前記
一方のレベル、かつ前記第４の信号が前記他方のレベル
のときは前記第１の信号をハイレベル、かつ前記第２の
信号をローレベルとし、前記第３の信号が前記他方のレ
ベル、かつ前記第４の信号が前記一方のレベルのときは
前記第１の信号をローレベル、かつ前記第２の信号をハ
イレベルとし、前記第３及び第４の信号がともに前記他
方のレベルのときには前記第１及び第２の信号の各レベ
ルを保持するドライバ制御手段。
路は、次に掲げる手段を備えたものである。 〔１〕 電源電位ノード及びデータ出力端子間に接続さ
れ、ゲート電極に第１の信号を受けるｎチャネルＭＯＳ
トランジスタから構成された第１のドライバトランジス
タ。 〔２〕 前記データ出力端子及び接地電位ノード間に接
続され、ゲート電極に第２の信号を受けるｎチャネルＭ
ＯＳトランジスタから構成された第２のドライバトラン
ジスタ。 〔３〕 一方のレベルと他方のレベルの２値レベルを有
する第３及び第４の信号を受け、前記第３及び第４の信
号がともに前記一方のレベルのときは前記第１及び第２
の信号をともにローレベルとし、前記第３の信号が前記
一方のレベル、かつ前記第４の信号が前記他方のレベル
のときは前記第１の信号をハイレベル、かつ前記第２の
信号をローレベルとし、前記第３の信号が前記他方のレ
ベル、かつ前記第４の信号が前記一方のレベルのときは
前記第１の信号をローレベル、かつ前記第２の信号をハ
イレベルとし、前記第３及び第４の信号がともに前記他
方のレベルのときには前記第１及び第２の信号の各レベ
ルを保持するドライバ制御手段。
【００１６】
【作用】この発明の請求項１に係る出力バッファ回路に
おいては、データの読み出しが行われないときは、第１
及び第２のドライバトランジスタのゲート電極の電位は
ともにローレベルで、第１及び第２のドライバトランジ
スタは非導通状態となるので、データ出力端子はフロー
ティング状態となり、データ出力端子はハイインピーダ
ンス状態のデータを出力する。また、データの読み出し
が行われるときには、第１及び第２のドライバトランジ
スタのゲート電極にはローレベル及びハイレベル、又は
ハイレベル及びローレベルとなる相補信号が入力される
が、これら第１及び第２のドライバトランジスタのゲー
ト電極にローレベル及びハイレベルの信号が入力される
ときは、第１のドライバトランジスタは非導通状態とな
り、電源電位ノードとデータ出力端子とが非導通とな
る。同様に、第１の信号のローレベルの電位をゲート電
極に受ける放電手段は非導通状態となり、第２の信号の
電位は第２のドライバトランジスタのゲート容量に加
え、放電手段のｐｎ接合容量のために、ハイレベルの信
号によりゆっくりと導通状態となり、この第２の信号の
電位を受ける第２のドライバトランジスタはゆっくりと
導通状態となり、データ出力端子と接地電位ノードとが
導通しデータ出力端子にはローレベルのデータが出力さ
れる。さらに、第１及び第２のドライバトランジスタの
ゲート電極にローレベル及びハイレベルの信号が入力さ
れるとき、第１の信号のハイレベルの電位をゲート電極
に受ける第１のドライバトランジスタは導通状態とな
り、電源電位ノードとデータ出力端子とが導通となる。
同様に、第１の信号のハイレベルの電位をゲート電極に
受ける放電手段は、導通状態となり第２のドライバトラ
ンジスタのゲート電極と接地電位ノードとが導通し、こ
の第２のゲート電極の電位はローレベルの信号に放電手
段が加わったぶんだけ、急速にローレベルに放電され、
この第２のゲート電極の電位を受ける第２のドライバト
ランジスタは急速に非導通状態となり、データ出力端子
と接地電位ノードとが非導通となり、データ出力端子に
はハイレベルのデータが出力される。
おいては、データの読み出しが行われないときは、第１
及び第２のドライバトランジスタのゲート電極の電位は
ともにローレベルで、第１及び第２のドライバトランジ
スタは非導通状態となるので、データ出力端子はフロー
ティング状態となり、データ出力端子はハイインピーダ
ンス状態のデータを出力する。また、データの読み出し
が行われるときには、第１及び第２のドライバトランジ
スタのゲート電極にはローレベル及びハイレベル、又は
ハイレベル及びローレベルとなる相補信号が入力される
が、これら第１及び第２のドライバトランジスタのゲー
ト電極にローレベル及びハイレベルの信号が入力される
ときは、第１のドライバトランジスタは非導通状態とな
り、電源電位ノードとデータ出力端子とが非導通とな
る。同様に、第１の信号のローレベルの電位をゲート電
極に受ける放電手段は非導通状態となり、第２の信号の
電位は第２のドライバトランジスタのゲート容量に加
え、放電手段のｐｎ接合容量のために、ハイレベルの信
号によりゆっくりと導通状態となり、この第２の信号の
電位を受ける第２のドライバトランジスタはゆっくりと
導通状態となり、データ出力端子と接地電位ノードとが
導通しデータ出力端子にはローレベルのデータが出力さ
れる。さらに、第１及び第２のドライバトランジスタの
ゲート電極にローレベル及びハイレベルの信号が入力さ
れるとき、第１の信号のハイレベルの電位をゲート電極
に受ける第１のドライバトランジスタは導通状態とな
り、電源電位ノードとデータ出力端子とが導通となる。
同様に、第１の信号のハイレベルの電位をゲート電極に
受ける放電手段は、導通状態となり第２のドライバトラ
ンジスタのゲート電極と接地電位ノードとが導通し、こ
の第２のゲート電極の電位はローレベルの信号に放電手
段が加わったぶんだけ、急速にローレベルに放電され、
この第２のゲート電極の電位を受ける第２のドライバト
ランジスタは急速に非導通状態となり、データ出力端子
と接地電位ノードとが非導通となり、データ出力端子に
はハイレベルのデータが出力される。
【００１７】この発明の請求項２に係る出力バッファ回
路においては、データの読み出しが行われないときは、
第１及び第２の入力ノードの電位はともにローレベル
で、これらをゲート電極に受ける第１及び第２のドライ
バトランジスタは非導通状態となるので、データ出力端
子はフローティング状態となり、データ出力端子はハイ
インピーダンス状態のデータを出力する。また、データ
の読み出しが行われるときには、第１及び第２の入力ノ
ードにはローレベル及びハイレベル、又はハイレベル及
びローレベルとなる相補信号が入力されるが、これら第
１及び第２の入力ノードにローレベル及びハイレベルの
信号が入力されるとき、第１の入力ノードのローレベル
の電位をゲート電極に受ける第１のドライバトランジス
タは非導通状態となり、電源電位ノードとデータ出力端
子とが非導通となる。同様に、第１の入力ノードのロー
レベルの電位をゲート電極に受ける放電トランジスタは
非導通状態となり、第２の入力ノードの電位は第２のド
ライバトランジスタのゲート容量に加え、放電トランジ
スタのｐｎ接合容量のために、ハイレベルの信号により
ゆっくりと導通状態となり、この第２の入力ノードの電
位を受ける第２のドライバトランジスタはゆっくりと導
通状態となり、データ出力端子と接地電位ノードとが導
通しデータ出力端子にはローレベルのデータが出力され
る。さらに、第１及び第２の入力ノードにローレベル及
びハイレベルの信号が入力されるとき、第１の入力ノー
ドのハイレベルの電位をゲート電極に受ける第１のドラ
イバトランジスタは導通状態となり、電源電位ノードと
データ出力端子とが導通となる。同様に、第１の入力ノ
ードのハイレベルの電位をゲート電極に受ける放電トラ
ンジスタは、導通状態となり第２の入力ノードと接地電
位ノードとが導通し、この第２の入力ノードの電位はロ
ーレベルの信号に放電トランジスタが加わったぶんだ
け、急速にローレベルに放電され、この第２の入力ノー
ドの電位を受ける第２のドライバトランジスタは急速に
非導通状態となり、データ出力端子と接地電位ノードと
が非導通となり、データ出力端子にはハイレベルのデー
タが出力される。
路においては、データの読み出しが行われないときは、
第１及び第２の入力ノードの電位はともにローレベル
で、これらをゲート電極に受ける第１及び第２のドライ
バトランジスタは非導通状態となるので、データ出力端
子はフローティング状態となり、データ出力端子はハイ
インピーダンス状態のデータを出力する。また、データ
の読み出しが行われるときには、第１及び第２の入力ノ
ードにはローレベル及びハイレベル、又はハイレベル及
びローレベルとなる相補信号が入力されるが、これら第
１及び第２の入力ノードにローレベル及びハイレベルの
信号が入力されるとき、第１の入力ノードのローレベル
の電位をゲート電極に受ける第１のドライバトランジス
タは非導通状態となり、電源電位ノードとデータ出力端
子とが非導通となる。同様に、第１の入力ノードのロー
レベルの電位をゲート電極に受ける放電トランジスタは
非導通状態となり、第２の入力ノードの電位は第２のド
ライバトランジスタのゲート容量に加え、放電トランジ
スタのｐｎ接合容量のために、ハイレベルの信号により
ゆっくりと導通状態となり、この第２の入力ノードの電
位を受ける第２のドライバトランジスタはゆっくりと導
通状態となり、データ出力端子と接地電位ノードとが導
通しデータ出力端子にはローレベルのデータが出力され
る。さらに、第１及び第２の入力ノードにローレベル及
びハイレベルの信号が入力されるとき、第１の入力ノー
ドのハイレベルの電位をゲート電極に受ける第１のドラ
イバトランジスタは導通状態となり、電源電位ノードと
データ出力端子とが導通となる。同様に、第１の入力ノ
ードのハイレベルの電位をゲート電極に受ける放電トラ
ンジスタは、導通状態となり第２の入力ノードと接地電
位ノードとが導通し、この第２の入力ノードの電位はロ
ーレベルの信号に放電トランジスタが加わったぶんだ
け、急速にローレベルに放電され、この第２の入力ノー
ドの電位を受ける第２のドライバトランジスタは急速に
非導通状態となり、データ出力端子と接地電位ノードと
が非導通となり、データ出力端子にはハイレベルのデー
タが出力される。
【００１８】この発明の請求項３に係る出力バッファ回
路においては、ドライバ制御手段によって、一方のレベ
ルと他方のレベルの２値レベルを有する第３及び第４の
信号を受け、前記第３及び第４の信号がともに前記一方
のレベルのときは第１及び第２のドライバトランジスタ
のゲート電極に受ける第１及び第２の信号がともにロー
レベルとされる。つまり、データの読み出しが行われな
いときは、これらをゲート電極に受ける第１及び第２の
ドライバトランジスタは非導通状態となる。また、前記
第３の信号が前記一方のレベル、かつ前記第４の信号が
前記他方のレベルのときは前記第１の信号がハイレベ
ル、かつ前記第２の信号がローレベルとされ、前記第３
の信号が前記他方のレベル、かつ前記第４の信号が前記
一方のレベルのときは前記第１の信号がローレベル、か
つ前記第２の信号がハイレベルとされ、前記第３及び第
４の信号がともに前記他方のレベルのときには前記第１
及び第２の信号の各レベルが保持される。従って、デー
タの読み出しが行われるときには、第１及び第２のドラ
イバトランジスタが同時に導通状態となることはない。
路においては、ドライバ制御手段によって、一方のレベ
ルと他方のレベルの２値レベルを有する第３及び第４の
信号を受け、前記第３及び第４の信号がともに前記一方
のレベルのときは第１及び第２のドライバトランジスタ
のゲート電極に受ける第１及び第２の信号がともにロー
レベルとされる。つまり、データの読み出しが行われな
いときは、これらをゲート電極に受ける第１及び第２の
ドライバトランジスタは非導通状態となる。また、前記
第３の信号が前記一方のレベル、かつ前記第４の信号が
前記他方のレベルのときは前記第１の信号がハイレベ
ル、かつ前記第２の信号がローレベルとされ、前記第３
の信号が前記他方のレベル、かつ前記第４の信号が前記
一方のレベルのときは前記第１の信号がローレベル、か
つ前記第２の信号がハイレベルとされ、前記第３及び第
４の信号がともに前記他方のレベルのときには前記第１
及び第２の信号の各レベルが保持される。従って、デー
タの読み出しが行われるときには、第１及び第２のドラ
イバトランジスタが同時に導通状態となることはない。
【００１９】
【実施例】実施例１．この発明の実施例１の構成につい
て図１を参照しながら説明する。図１は、この発明の実
施例１に係る出力バッファ回路の構成を示す図であり、
ＤＱピン（データ出力端子）１〜キャパシタ６は上述し
た従来回路のものと同様である。なお、インバータ４及
び５には、メモリセルからデータライン上に読み出され
た信号が入力される。また、各図中、同一符号は同一又
は相当部分を示す。
て図１を参照しながら説明する。図１は、この発明の実
施例１に係る出力バッファ回路の構成を示す図であり、
ＤＱピン（データ出力端子）１〜キャパシタ６は上述し
た従来回路のものと同様である。なお、インバータ４及
び５には、メモリセルからデータライン上に読み出され
た信号が入力される。また、各図中、同一符号は同一又
は相当部分を示す。
【００２０】図１において、ノードＢを接地する（ひき
ぬく）ためのＮＭＯＳトランジスタ７（Ｎ３）が新たに
付け加わっている点が従来回路と異なる。
ぬく）ためのＮＭＯＳトランジスタ７（Ｎ３）が新たに
付け加わっている点が従来回路と異なる。
【００２１】ところで、この発明の請求項１及び２に係
る第１のドライバトランジスタは、この実施例１ではＮ
ＭＯＳトランジスタ２に相当し、この発明の請求項１及
び２に係る第２のドライバトランジスタは、この実施例
１ではＮＭＯＳトランジスタ３に相当し、この発明の請
求項１に係る放電手段及び請求項２に係る放電トランジ
スタは、この実施例１ではＮＭＯＳトランジスタ７に相
当する。
る第１のドライバトランジスタは、この実施例１ではＮ
ＭＯＳトランジスタ２に相当し、この発明の請求項１及
び２に係る第２のドライバトランジスタは、この実施例
１ではＮＭＯＳトランジスタ３に相当し、この発明の請
求項１に係る放電手段及び請求項２に係る放電トランジ
スタは、この実施例１ではＮＭＯＳトランジスタ７に相
当する。
【００２２】つぎに、前述した実施例１の動作について
図２を参照しながら説明する。図２は、この発明の実施
例１の動作を示すタイミングチャートである。
図２を参照しながら説明する。図２は、この発明の実施
例１の動作を示すタイミングチャートである。
【００２３】図２において、（ａ）は図１中のインバー
タ４の出力側のノードＡのレベル、（ｂ）は図１中のイ
ンバータ５の出力側のノードＢのレベル、（ｃ）は貫通
電流Ｉをそれぞれ示す。
タ４の出力側のノードＡのレベル、（ｂ）は図１中のイ
ンバータ５の出力側のノードＢのレベル、（ｃ）は貫通
電流Ｉをそれぞれ示す。
【００２４】上述した従来装置の説明と同様に、ＤＱ出
力が“Ｌ”→“Ｈ”と連続して切り替わる場合を例にと
る。この場合のノードＡ、ノードＢ及びＮＭＯＳトラン
ジスタ２、３を貫通し、出力段の電源から接地電位へ流
れる貫通電流Ｉの動作を図２にタイミングチャートとし
て示した。
力が“Ｌ”→“Ｈ”と連続して切り替わる場合を例にと
る。この場合のノードＡ、ノードＢ及びＮＭＯＳトラン
ジスタ２、３を貫通し、出力段の電源から接地電位へ流
れる貫通電流Ｉの動作を図２にタイミングチャートとし
て示した。
【００２５】ＤＱピン１より“Ｌ”が出力される場合
は、タイミングｔ１において、インバータ５により、ノ
ードＢは“Ｈ”にされる。キャパシタ６があるので、ノ
ードＢはゆるやかに“Ｈ”にされ、タイミングｔ２で完
了する。ノードＡは“Ｌ”のままである。
は、タイミングｔ１において、インバータ５により、ノ
ードＢは“Ｈ”にされる。キャパシタ６があるので、ノ
ードＢはゆるやかに“Ｈ”にされ、タイミングｔ２で完
了する。ノードＡは“Ｌ”のままである。
【００２６】次に、ＤＱピン１より“Ｌ”に連続して
“Ｈ”が出力される場合は、タイミングｔ３において、
インバータ４により、ノードＡは“Ｈ”にされる。これ
と同時に、インバータ５によりノードＢが“Ｌ”にされ
る。
“Ｈ”が出力される場合は、タイミングｔ３において、
インバータ４により、ノードＡは“Ｈ”にされる。これ
と同時に、インバータ５によりノードＢが“Ｌ”にされ
る。
【００２７】この実施例１では、ノードＡの信号をうけ
てノードＢの電位を“Ｌ”にするＮＭＯＳトランジスタ
７が設けてある。このＮＭＯＳトランジスタ７の働きに
より、つまり“Ｈ”となったノードＡの電位をゲート電
極に受けＮＭＯＳトランジスタ７が導通状態となりノー
ドＢと接地電位ノードが導通するため、キャパシタ６が
あるにもかかわらずノードＢは速やかにタイミングｔ４
で完全に“Ｌ”になる。従って、ＮＭＯＳトランジスタ
２と３が同時にオンしている時間帯が従来に比べて非常
に短くなったため、貫通電流Ｉも従来に比べ大幅に削減
される。
てノードＢの電位を“Ｌ”にするＮＭＯＳトランジスタ
７が設けてある。このＮＭＯＳトランジスタ７の働きに
より、つまり“Ｈ”となったノードＡの電位をゲート電
極に受けＮＭＯＳトランジスタ７が導通状態となりノー
ドＢと接地電位ノードが導通するため、キャパシタ６が
あるにもかかわらずノードＢは速やかにタイミングｔ４
で完全に“Ｌ”になる。従って、ＮＭＯＳトランジスタ
２と３が同時にオンしている時間帯が従来に比べて非常
に短くなったため、貫通電流Ｉも従来に比べ大幅に削減
される。
【００２８】ここで、具体的数値に基づいて従来例と実
施例１の比較を行う。まず、ＮＭＯＳトランジスタのオ
ン抵抗を単位面積当たり１０ＫΩとして、従来回路の貫
通時間Ｔ１を求める。キャパシタ６の容量を４ｐＦ、Ｎ
ＭＯＳトランジスタ３のゲート容量を１ｐＦ、インバー
タ５を構成するトランジスタのＬ／Ｗ（ゲート長／ゲー
ト幅）を１／５０とする。
施例１の比較を行う。まず、ＮＭＯＳトランジスタのオ
ン抵抗を単位面積当たり１０ＫΩとして、従来回路の貫
通時間Ｔ１を求める。キャパシタ６の容量を４ｐＦ、Ｎ
ＭＯＳトランジスタ３のゲート容量を１ｐＦ、インバー
タ５を構成するトランジスタのＬ／Ｗ（ゲート長／ゲー
ト幅）を１／５０とする。
【００２９】 Ｔ１＝ＣＲ＝（４ｐＦ＋１ｐＦ）×１０ＫΩ×（１／５０）＝１ｎｓ
【００３０】つまり、少なくとも１ｎｓの間、貫通電流
が流れることになる。
が流れることになる。
【００３１】次に、従来回路の貫通電流Ｉ１を求める。
ＮＭＯＳトランジスタのＬ／Ｗを１／５００とすると、
２個の直列接続されたＮＭＯＳトランジスタ２及び３の
抵抗Ｒは以下のようになる。
ＮＭＯＳトランジスタのＬ／Ｗを１／５００とすると、
２個の直列接続されたＮＭＯＳトランジスタ２及び３の
抵抗Ｒは以下のようになる。
【００３２】 Ｒ＝（１０ＫΩ×（１／５００））×２＝４０Ω
【００３３】従って、貫通電流Ｉ１は以下のようにな
る。
る。
【００３４】 Ｉ１＝Ｖ／Ｒ＝５ｖ／４０Ω＝０．１２５Ａ
【００３５】故に、１２５ｍＡの貫通電流が少なくとも
１ｎｓの間、１つのＩ／Ｏについて流れる。
１ｎｓの間、１つのＩ／Ｏについて流れる。
【００３６】ノーマルサイクル（６０ｎｓ）でデバイス
の消費電流の実力値を６０ｍＡとすると、貫通により消
費される電荷量／貫通のない場合の電荷量＝（１２５ｍ
Ａ×１ｎｓ×Ｉ／Ｏの数）／（６０ｍＡ×６０ｎｓ）＝
１４（％）となる。これだけ消費されてしまうことにな
る。ただし、Ｉ／Ｏ数が４つの場合である。
の消費電流の実力値を６０ｍＡとすると、貫通により消
費される電荷量／貫通のない場合の電荷量＝（１２５ｍ
Ａ×１ｎｓ×Ｉ／Ｏの数）／（６０ｍＡ×６０ｎｓ）＝
１４（％）となる。これだけ消費されてしまうことにな
る。ただし、Ｉ／Ｏ数が４つの場合である。
【００３７】この実施例１では、ＮＭＯＳトランジスタ
７としてＬ／Ｗが１／１００のＮｃｈを付けたので、こ
の実施例１の貫通時間Ｔ２は、以下のようになる。
７としてＬ／Ｗが１／１００のＮｃｈを付けたので、こ
の実施例１の貫通時間Ｔ２は、以下のようになる。
【００３８】 Ｔ２＝ＣＲ＝（４ｐＦ＋１ｐＦ）×１０ＫΩ×（１／１５０）≒０．３ｎｓ
【００３９】そして、この実施例１の消費電流は、１４
％×（０．３ｎｓ／１ｎｓ）＝４．６％となり、１／３
に低減される。
％×（０．３ｎｓ／１ｎｓ）＝４．６％となり、１／３
に低減される。
【００４０】この発明の実施例１は、前述したように、
“Ｈ”及び“Ｌ”が出力可能な半導体記憶装置の出力バ
ッファ回路において、ＤＱピン１から“Ｈ”が出力され
る場合、出力を制御するＮＭＯＳトランジスタ２が
“Ｈ”となると同時に、“Ｌ”の出力を制御するＮＭＯ
Ｓトランジスタ３のゲート電極につながるノードＢを接
地するものである。
“Ｈ”及び“Ｌ”が出力可能な半導体記憶装置の出力バ
ッファ回路において、ＤＱピン１から“Ｈ”が出力され
る場合、出力を制御するＮＭＯＳトランジスタ２が
“Ｈ”となると同時に、“Ｌ”の出力を制御するＮＭＯ
Ｓトランジスタ３のゲート電極につながるノードＢを接
地するものである。
【００４１】すなわち、この実施例１は、半導体記憶装
置の出力バッファ回路において、“Ｈ”のデータを出力
する際に、“Ｈ”のデータを出力するＮＭＯＳトランジ
スタ２のゲートを制御する信号を用いて、“Ｌ”のデー
タを出力するＮＭＯＳトランジスタ３のゲートの電位を
“Ｌ”にするようにしたＮＭＯＳトランジスタ７を備え
たものである。
置の出力バッファ回路において、“Ｈ”のデータを出力
する際に、“Ｈ”のデータを出力するＮＭＯＳトランジ
スタ２のゲートを制御する信号を用いて、“Ｌ”のデー
タを出力するＮＭＯＳトランジスタ３のゲートの電位を
“Ｌ”にするようにしたＮＭＯＳトランジスタ７を備え
たものである。
【００４２】その結果、出力バッファ回路での貫通電流
Ｉを大幅に削減することができ、消費電流の低減が図れ
る。また、過電流が流れることによるトランジスタの破
壊やエレクトロマイグレーションを予防できるという点
で信頼性の向上といった効果がある。
Ｉを大幅に削減することができ、消費電流の低減が図れ
る。また、過電流が流れることによるトランジスタの破
壊やエレクトロマイグレーションを予防できるという点
で信頼性の向上といった効果がある。
【００４３】実施例２．なお、上記実施例１では、ＮＭ
ＯＳトランジスタ７によりＮＭＯＳトランジスタ３のゲ
ート電極を直接“Ｌ”にしているが、ＮＭＯＳトランジ
スタ２がオンするときに、強制的にＮＭＯＳトランジス
タ３をオフするという目的が達せられるのは、ゲートを
直接制御する方法以外にも、図３に示すように、ＮＭＯ
Ｓトランジスタ３を間接的に制御しているコントロール
系の信号をさらに制御するようにしてもよい。
ＯＳトランジスタ７によりＮＭＯＳトランジスタ３のゲ
ート電極を直接“Ｌ”にしているが、ＮＭＯＳトランジ
スタ２がオンするときに、強制的にＮＭＯＳトランジス
タ３をオフするという目的が達せられるのは、ゲートを
直接制御する方法以外にも、図３に示すように、ＮＭＯ
Ｓトランジスタ３を間接的に制御しているコントロール
系の信号をさらに制御するようにしてもよい。
【００４４】すなわち、図３に示すようなＮＡＮＤゲー
ト８及び９をクロスカップルした回路を組めば、信号Ｄ
と／Ｄの重なりが生じても、ノードＡとＢの電位の重な
りをなくすことができる。ところで、この発明の請求項
３に係る第１のドライバトランジスタは、この実施例２
ではＮＭＯＳトランジスタ２に相当し、この発明の請求
項３に係る第２のドライバトランジスタは、この実施例
２ではＮＭＯＳトランジスタ３に相当し、この発明の請
求項３に係るドライバ制御手段は、この実施例２ではク
ロスカップリングされたＮＡＮＤゲート８及び９から構
成されている。
ト８及び９をクロスカップルした回路を組めば、信号Ｄ
と／Ｄの重なりが生じても、ノードＡとＢの電位の重な
りをなくすことができる。ところで、この発明の請求項
３に係る第１のドライバトランジスタは、この実施例２
ではＮＭＯＳトランジスタ２に相当し、この発明の請求
項３に係る第２のドライバトランジスタは、この実施例
２ではＮＭＯＳトランジスタ３に相当し、この発明の請
求項３に係るドライバ制御手段は、この実施例２ではク
ロスカップリングされたＮＡＮＤゲート８及び９から構
成されている。
【００４５】前述したように、データ出力時に大きな貫
通電流が流れてしまうという問題には、２つの要因があ
る。一つには、ノードＢを接地レベルにするインバータ
５の能力不足によるものである。また、一つには、メモ
リセルからデータライン上に読み出した信号Ｄと／Ｄと
重なりによりＮＭＯＳトランジスタ２及び３が同時にオ
ンしてしまうことによるものである。図３に示す回路を
組むことで、後者の要因に対する対策が可能である。
通電流が流れてしまうという問題には、２つの要因があ
る。一つには、ノードＢを接地レベルにするインバータ
５の能力不足によるものである。また、一つには、メモ
リセルからデータライン上に読み出した信号Ｄと／Ｄと
重なりによりＮＭＯＳトランジスタ２及び３が同時にオ
ンしてしまうことによるものである。図３に示す回路を
組むことで、後者の要因に対する対策が可能である。
【００４６】上記後者の要因に対する対策について図４
を参照しながら説明する。図４は、この発明の実施例２
の動作を示すタイミングチャートである。
を参照しながら説明する。図４は、この発明の実施例２
の動作を示すタイミングチャートである。
【００４７】図４において、（ａ）はＯＥＭ、（ｂ）は
メモリセルから読み出された信号Ｄ、（ｃ）は同様の信
号／Ｄ、（ｄ）は図３中のインバータ４の出力側のノー
ドＡのレベル、（ｅ）は図３中のインバータ５の出力側
のノードＢのレベル、（ｆ）はＤＱ出力をそれぞれ示
す。
メモリセルから読み出された信号Ｄ、（ｃ）は同様の信
号／Ｄ、（ｄ）は図３中のインバータ４の出力側のノー
ドＡのレベル、（ｅ）は図３中のインバータ５の出力側
のノードＢのレベル、（ｆ）はＤＱ出力をそれぞれ示
す。
【００４８】図４（ｂ）及び（ｃ）に示すように、Δｔ
の間、信号Ｄと／Ｄとが重なっていても、ＮＡＮＤゲー
ト８及び９のクロスカップルによって重なりを取り除い
ているので、図４（ｄ）及び（ｅ）に示すように、ノー
ドＡとノードＢの波形の重なりはおきない。
の間、信号Ｄと／Ｄとが重なっていても、ＮＡＮＤゲー
ト８及び９のクロスカップルによって重なりを取り除い
ているので、図４（ｄ）及び（ｅ）に示すように、ノー
ドＡとノードＢの波形の重なりはおきない。
【００４９】すなわち、タイミングｔ１以前において、
ＯＥＭが“Ｌ”、信号Ｄ及び／Ｄが“Ｌ”及び“Ｈ”の
場合、ＮＡＮＤゲート８及び９の出力が両方とも“Ｈ”
であり、従ってノードＡ及びＢが両方とも“Ｌ”であ
る。タイミングｔ１からｔ２までにおいて、ＯＥＭがｔ
１で“Ｈ”となり、ＮＡＮＤゲート９の出力が“Ｌ”に
変化するので、ノードＢは“Ｈ”となる。タイミングｔ
２からｔ３までにおいて、上記Δｔの期間に相当し信号
Ｄが“Ｈ”に変化して信号Ｄと／Ｄが重なっている期間
において、前の状態がそのまま維持され、ノードＡ及び
Ｂの波形の重なりは生じない。タイミングｔ３以後にお
いて、信号／Ｄが“Ｌ”に変化すると、ＮＡＮＤゲート
８及び９の出力が“Ｌ”及び“Ｈ”になり、その結果ノ
ードＡ及びＢは“Ｈ”及び“Ｌ”になる。
ＯＥＭが“Ｌ”、信号Ｄ及び／Ｄが“Ｌ”及び“Ｈ”の
場合、ＮＡＮＤゲート８及び９の出力が両方とも“Ｈ”
であり、従ってノードＡ及びＢが両方とも“Ｌ”であ
る。タイミングｔ１からｔ２までにおいて、ＯＥＭがｔ
１で“Ｈ”となり、ＮＡＮＤゲート９の出力が“Ｌ”に
変化するので、ノードＢは“Ｈ”となる。タイミングｔ
２からｔ３までにおいて、上記Δｔの期間に相当し信号
Ｄが“Ｈ”に変化して信号Ｄと／Ｄが重なっている期間
において、前の状態がそのまま維持され、ノードＡ及び
Ｂの波形の重なりは生じない。タイミングｔ３以後にお
いて、信号／Ｄが“Ｌ”に変化すると、ＮＡＮＤゲート
８及び９の出力が“Ｌ”及び“Ｈ”になり、その結果ノ
ードＡ及びＢは“Ｈ”及び“Ｌ”になる。
【００５０】なお、図６及び図７に示した従来例では、
信号Ｄと／Ｄの重なりがそのままタイミングｔ３〜ｔ４
間のノードＡ、Ｂの波形の重なりをおこし、貫通電流に
結びついていた。
信号Ｄと／Ｄの重なりがそのままタイミングｔ３〜ｔ４
間のノードＡ、Ｂの波形の重なりをおこし、貫通電流に
結びついていた。
【００５１】実施例３．この発明の実施例３は、前述し
た貫通電流が流れる２つの要因を同時に解決したもので
ある。つまり、図５に示すように、ＮＭＯＳトランジス
タ７と、ＮＡＮＤゲート８及び９を設けたものである。
従って、前述したように、貫通電流をよりいっそう低減
することができる。
た貫通電流が流れる２つの要因を同時に解決したもので
ある。つまり、図５に示すように、ＮＭＯＳトランジス
タ７と、ＮＡＮＤゲート８及び９を設けたものである。
従って、前述したように、貫通電流をよりいっそう低減
することができる。
【００５２】
【発明の効果】この発明の請求項１に係る出力バッファ
回路は、以上説明したとおり、電源電位ノード及びデー
タ出力端子間に接続され、ゲート電極に第１の信号を受
けるｎチャネルＭＯＳトランジスタから構成された第１
のドライバトランジスタと、前記データ出力端子及び接
地電位ノード間に接続され、ゲート電極に第２の信号を
受けるｎチャネルＭＯＳトランジスタから構成された第
２のドライバトランジスタと、前記第２の信号によって
前記第２のドライバトランジスタのゲート電極の電位が
ハイレベルからローレベルにされるときに、このゲート
電極の電位を接地電位に放電する放電手段とを備えたの
で、データ出力端子にローレベルのデータが出力される
ときは、第２の信号の電位がゆっくりとハイレベルにな
るのでデータ出力端子の電位のアンダーシュートが抑制
され、データ出力端子にハイレベルのデータが出力され
るときには、第２の信号の電位が急速にローレベルにな
り第２のドライバトランジスタが急速に非導通状態とな
るので、第１及び第２のドライバトランジスタが同時に
導通状態となる時間が短縮され、電源電位ノードから第
１及び第２のドライバトランジスタを介して接地電位ノ
ードに流れる貫通電流を大幅に削減でき、デバイスの低
消費電力化、信頼性の向上を図ることができるという効
果を奏する。
回路は、以上説明したとおり、電源電位ノード及びデー
タ出力端子間に接続され、ゲート電極に第１の信号を受
けるｎチャネルＭＯＳトランジスタから構成された第１
のドライバトランジスタと、前記データ出力端子及び接
地電位ノード間に接続され、ゲート電極に第２の信号を
受けるｎチャネルＭＯＳトランジスタから構成された第
２のドライバトランジスタと、前記第２の信号によって
前記第２のドライバトランジスタのゲート電極の電位が
ハイレベルからローレベルにされるときに、このゲート
電極の電位を接地電位に放電する放電手段とを備えたの
で、データ出力端子にローレベルのデータが出力される
ときは、第２の信号の電位がゆっくりとハイレベルにな
るのでデータ出力端子の電位のアンダーシュートが抑制
され、データ出力端子にハイレベルのデータが出力され
るときには、第２の信号の電位が急速にローレベルにな
り第２のドライバトランジスタが急速に非導通状態とな
るので、第１及び第２のドライバトランジスタが同時に
導通状態となる時間が短縮され、電源電位ノードから第
１及び第２のドライバトランジスタを介して接地電位ノ
ードに流れる貫通電流を大幅に削減でき、デバイスの低
消費電力化、信頼性の向上を図ることができるという効
果を奏する。
【００５３】この発明の請求項２に係る出力バッファ回
路は、以上説明したとおり、電源電位ノード及びデータ
出力端子間に接続され、ゲート電極が第１の入力ノード
に接続されたｎチャネルＭＯＳトランジスタから構成さ
れた第１のドライバトランジスタと、前記データ出力端
子及び接地電位ノード間に接続され、ゲート電極が第２
の入力ノードに接続されたｎチャネルＭＯＳトランジス
タから構成された第２のドライバトランジスタと、前記
第２の入力ノード及び接地電位ノード間に接続され、ゲ
ート電極が前記第１の入力ノードに接続されたｎチャネ
ルＭＯＳトランジスタから構成された放電トランジスタ
とを備えたので、データ出力端子にローレベルのデータ
が出力されるときは、第２の入力ノードの電位がゆっく
りとハイレベルになるのでデータ出力端子の電位のアン
ダーシュートが抑制され、データ出力端子にハイレベル
のデータが出力されるときには、第２の入力ノードの電
位が急速にローレベルになり第２のドライバトランジス
タが急速に非導通状態となるので、第１及び第２のドラ
イバトランジスタが同時に導通状態となる時間が短縮さ
れ、電源電位ノードから第１及び第２のドライバトラン
ジスタを介して接地電位ノードに流れる貫通電流を大幅
に削減でき、デバイスの低消費電力化、信頼性の向上を
図ることができるという効果を奏する。
路は、以上説明したとおり、電源電位ノード及びデータ
出力端子間に接続され、ゲート電極が第１の入力ノード
に接続されたｎチャネルＭＯＳトランジスタから構成さ
れた第１のドライバトランジスタと、前記データ出力端
子及び接地電位ノード間に接続され、ゲート電極が第２
の入力ノードに接続されたｎチャネルＭＯＳトランジス
タから構成された第２のドライバトランジスタと、前記
第２の入力ノード及び接地電位ノード間に接続され、ゲ
ート電極が前記第１の入力ノードに接続されたｎチャネ
ルＭＯＳトランジスタから構成された放電トランジスタ
とを備えたので、データ出力端子にローレベルのデータ
が出力されるときは、第２の入力ノードの電位がゆっく
りとハイレベルになるのでデータ出力端子の電位のアン
ダーシュートが抑制され、データ出力端子にハイレベル
のデータが出力されるときには、第２の入力ノードの電
位が急速にローレベルになり第２のドライバトランジス
タが急速に非導通状態となるので、第１及び第２のドラ
イバトランジスタが同時に導通状態となる時間が短縮さ
れ、電源電位ノードから第１及び第２のドライバトラン
ジスタを介して接地電位ノードに流れる貫通電流を大幅
に削減でき、デバイスの低消費電力化、信頼性の向上を
図ることができるという効果を奏する。
【００５４】この発明の請求項３に係る出力バッファ回
路は、以上説明したとおり、電源電位ノード及びデータ
出力端子間に接続され、ゲート電極に第１の信号を受け
るｎチャネルＭＯＳトランジスタから構成された第１の
ドライバトランジスタと、前記データ出力端子及び接地
電位ノード間に接続され、ゲート電極に第２の信号を受
けるｎチャネルＭＯＳトランジスタから構成された第２
のドライバトランジスタと、一方のレベルと他方のレベ
ルの２値レベルを有する第３及び第４の信号を受け、前
記第３及び第４の信号がともに前記一方のレベルのとき
は前記第１及び第２の信号をともにローレベルとし、前
記第３の信号が前記一方のレベル、かつ前記第４の信号
が前記他方のレベルのときは前記第１の信号をハイレベ
ル、かつ前記第２の信号をローレベルとし、前記第３の
信号が前記他方のレベル、かつ前記第４の信号が前記一
方のレベルのときは前記第１の信号をローレベル、かつ
前記第２の信号をハイレベルとし、前記第３及び第４の
信号がともに前記他方のレベルのときには前記第１及び
第２の信号の各レベルを保持するドライバ制御手段とを
備えたので、第３及び第４の信号が重なっても第１及び
第２の信号の各レベルが保持され、第１及び第２のドラ
イバトランジスタが同時に導通状態とならず、電源電位
ノードから第１及び第２のドライバトランジスタを介し
て接地電位ノードに流れる貫通電流を大幅に削減でき、
デバイスの低消費電力化、信頼性の向上を図ることがで
きるという効果を奏する。
路は、以上説明したとおり、電源電位ノード及びデータ
出力端子間に接続され、ゲート電極に第１の信号を受け
るｎチャネルＭＯＳトランジスタから構成された第１の
ドライバトランジスタと、前記データ出力端子及び接地
電位ノード間に接続され、ゲート電極に第２の信号を受
けるｎチャネルＭＯＳトランジスタから構成された第２
のドライバトランジスタと、一方のレベルと他方のレベ
ルの２値レベルを有する第３及び第４の信号を受け、前
記第３及び第４の信号がともに前記一方のレベルのとき
は前記第１及び第２の信号をともにローレベルとし、前
記第３の信号が前記一方のレベル、かつ前記第４の信号
が前記他方のレベルのときは前記第１の信号をハイレベ
ル、かつ前記第２の信号をローレベルとし、前記第３の
信号が前記他方のレベル、かつ前記第４の信号が前記一
方のレベルのときは前記第１の信号をローレベル、かつ
前記第２の信号をハイレベルとし、前記第３及び第４の
信号がともに前記他方のレベルのときには前記第１及び
第２の信号の各レベルを保持するドライバ制御手段とを
備えたので、第３及び第４の信号が重なっても第１及び
第２の信号の各レベルが保持され、第１及び第２のドラ
イバトランジスタが同時に導通状態とならず、電源電位
ノードから第１及び第２のドライバトランジスタを介し
て接地電位ノードに流れる貫通電流を大幅に削減でき、
デバイスの低消費電力化、信頼性の向上を図ることがで
きるという効果を奏する。
【図１】この発明の実施例１の構成を示す図である。
【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】この発明の実施例２の構成を示す図である。
【図４】この発明の実施例２の動作を示すタイミングチ
ャートである。
ャートである。
【図５】この発明の実施例３の構成を示す図である。
【図６】従来の出力バッファ回路の構成を示す図であ
る。
る。
【図７】従来の出力バッファ回路の動作を示すタイミン
グチャートである。
グチャートである。
１ ＤＱピン ２ ＮＭＯＳトランジスタ ３ ＮＭＯＳトランジスタ ４ インバータ ５ インバータ ６ キャパシタ ７ トランジスタ ８ ＮＡＮＤゲート ９ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (3)
- 【請求項１】 電源電位ノード及びデータ出力端子間に
接続され、ゲート電極に第１の信号を受けるｎチャネル
ＭＯＳトランジスタから構成された第１のドライバトラ
ンジスタ、前記データ出力端子及び接地電位ノード間に
接続され、ゲート電極に第２の信号を受けるｎチャネル
ＭＯＳトランジスタから構成された第２のドライバトラ
ンジスタ、並びに前記第２の信号によって前記第２のド
ライバトランジスタのゲート電極の電位がハイレベルか
らローレベルにされるときに、このゲート電極の電位を
接地電位に放電する放電手段を備えたことを特徴とする
出力バッファ回路。 - 【請求項２】 電源電位ノード及びデータ出力端子間に
接続され、ゲート電極が第１の入力ノードに接続された
ｎチャネルＭＯＳトランジスタから構成された第１のド
ライバトランジスタ、前記データ出力端子及び接地電位
ノード間に接続され、ゲート電極が第２の入力ノードに
接続されたｎチャネルＭＯＳトランジスタから構成され
た第２のドライバトランジスタ、並びに前記第２の入力
ノード及び接地電位ノード間に接続され、ゲート電極が
前記第１の入力ノードに接続されたｎチャネルＭＯＳト
ランジスタから構成された放電トランジスタを備えたこ
とを特徴とする出力バッファ回路。 - 【請求項３】 電源電位ノード及びデータ出力端子間に
接続され、ゲート電極に第１の信号を受けるｎチャネル
ＭＯＳトランジスタから構成された第１のドライバトラ
ンジスタ、前記データ出力端子及び接地電位ノード間に
接続され、ゲート電極に第２の信号を受けるｎチャネル
ＭＯＳトランジスタから構成された第２のドライバトラ
ンジスタ、並びに一方のレベルと他方のレベルの２値レ
ベルを有する第３及び第４の信号を受け、前記第３及び
第４の信号がともに前記一方のレベルのときは前記第１
及び第２の信号をともにローレベルとし、前記第３の信
号が前記一方のレベル、かつ前記第４の信号が前記他方
のレベルのときは前記第１の信号をハイレベル、かつ前
記第２の信号をローレベルとし、前記第３の信号が前記
他方のレベル、かつ前記第４の信号が前記一方のレベル
のときは前記第１の信号をローレベル、かつ前記第２の
信号をハイレベルとし、前記第３及び第４の信号がとも
に前記他方のレベルのときには前記第１及び第２の信号
の各レベルを保持するドライバ制御手段を備えたことを
特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278045A JPH07131317A (ja) | 1993-11-08 | 1993-11-08 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278045A JPH07131317A (ja) | 1993-11-08 | 1993-11-08 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131317A true JPH07131317A (ja) | 1995-05-19 |
Family
ID=17591884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278045A Pending JPH07131317A (ja) | 1993-11-08 | 1993-11-08 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270990A (ja) * | 1997-03-26 | 1998-10-09 | Matsushita Electric Works Ltd | スイッチング素子駆動回路 |
-
1993
- 1993-11-08 JP JP5278045A patent/JPH07131317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270990A (ja) * | 1997-03-26 | 1998-10-09 | Matsushita Electric Works Ltd | スイッチング素子駆動回路 |
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