JPH02108324A - バイポーラｍｏｓ論理回路 - Google Patents
バイポーラｍｏｓ論理回路Info
- Publication number
- JPH02108324A JPH02108324A JP63261885A JP26188588A JPH02108324A JP H02108324 A JPH02108324 A JP H02108324A JP 63261885 A JP63261885 A JP 63261885A JP 26188588 A JP26188588 A JP 26188588A JP H02108324 A JPH02108324 A JP H02108324A
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- JP
- Japan
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- transistor
- conductive
- npn
- sbd
- base
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0133—Modifications for accelerating switching in bipolar transistor circuits by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラＭＯＳ論理回路に関するもので、
特にバイポーラＭＯＳ論理回路の出力回路部に関するも
のである。
特にバイポーラＭＯＳ論理回路の出力回路部に関するも
のである。
従来のバイポーラ論理回路としては例えば、゛８５三菱
半導体データブックバイポーラデジタルＩＣ＜ＬＳＴＴ
Ｌ＞編で、２−２６３頁に示されたものが知られている
。
半導体データブックバイポーラデジタルＩＣ＜ＬＳＴＴ
Ｌ＞編で、２−２６３頁に示されたものが知られている
。
第３図は上記従来のＬＳＴＴＬの出力部の等偏口路を示
す回路図で、図において、（１）は高電位電源接続用端
子、（２）は低電位電源接続用端子、（３）は出力端子
である。Ｑ（ＩはＬまたはＨの論理出力を指定する信号
をベースに受けるＳＢＤ付ｎｐｎ ）ランジスタで、そ
のコレクタは抵抗（イ）を介して高電位電源接続用端子
（１）に接続されている。α力はＳＢＤ付ｎｐｎトラン
ジスタαＱの出力信号をベースに受けるＳ Ｂ Ｄ付ｎ
ｐｎ ）ランジスタで、そのコレクタは抵抗Ｑυを介し
て高電位電源接続用端子（１）に接続されている。（ロ
）およびＱｌはそれぞれダーリントン接続されたＳ Ｂ
Ｄ 付ｎｐｎ トランジスタおよびｎｐｎ トランジ
スタであり、等測的には１つのトランジスタ素子と考え
ることができ、ＳＢＤ付ｎｐｎ ）ランジスタ（ロ）の
コレクタとペースが接続され、ＳＢＤ付ｎｐｎ ）ラン
ジスタαηの非導通に対して導通し、出力端子（３）を
高電位側に選択的に接続するためのものである。ｎｐｎ
）ランジスタ（至）のエミッタは出力端子＜３）に接続
され、ＳＢＤ付ｎｐｎ ）ランジスタ＠およびｎｐｎ）
ランジスタ（至）のコレクタは互いに接続され、抵抗（
２）を介して高電位電源接続用端子（１）に接続されて
いる。ｎｐｎ ）ランジスタ（至）のベースと出力端子
（３）の間には抵抗（２）が接続さねている。
す回路図で、図において、（１）は高電位電源接続用端
子、（２）は低電位電源接続用端子、（３）は出力端子
である。Ｑ（ＩはＬまたはＨの論理出力を指定する信号
をベースに受けるＳＢＤ付ｎｐｎ ）ランジスタで、そ
のコレクタは抵抗（イ）を介して高電位電源接続用端子
（１）に接続されている。α力はＳＢＤ付ｎｐｎトラン
ジスタαＱの出力信号をベースに受けるＳ Ｂ Ｄ付ｎ
ｐｎ ）ランジスタで、そのコレクタは抵抗Ｑυを介し
て高電位電源接続用端子（１）に接続されている。（ロ
）およびＱｌはそれぞれダーリントン接続されたＳ Ｂ
Ｄ 付ｎｐｎ トランジスタおよびｎｐｎ トランジ
スタであり、等測的には１つのトランジスタ素子と考え
ることができ、ＳＢＤ付ｎｐｎ ）ランジスタ（ロ）の
コレクタとペースが接続され、ＳＢＤ付ｎｐｎ ）ラン
ジスタαηの非導通に対して導通し、出力端子（３）を
高電位側に選択的に接続するためのものである。ｎｐｎ
）ランジスタ（至）のエミッタは出力端子＜３）に接続
され、ＳＢＤ付ｎｐｎ ）ランジスタ＠およびｎｐｎ）
ランジスタ（至）のコレクタは互いに接続され、抵抗（
２）を介して高電位電源接続用端子（１）に接続されて
いる。ｎｐｎ ）ランジスタ（至）のベースと出力端子
（３）の間には抵抗（２）が接続さねている。
Ｑ４ハＳ Ｂ Ｄ付ｎｐｎ ）ランジスタＱ９の導通に
対して導通し、出力端子（３）を低電位側に選択的に接
続するためのＳＢＤ付ｎｐｎ）ランジスタであり、その
ベースはＳＢＤ付ｎｐｎ トランジスタ（ロ）のエミッ
タに、コレクタは出力端子（３）に、エミッタは低電位
電源接続用端子（２）にそれぞれ接続されている。（財
）はＳＢＤ付ｎｐｎ）ランジスタα◆の導通状態から非
導通状態への反転時にそのベース蓄積電荷を引き抜くた
めの抵抗であり、ＳＢＤ付ｎｐｎ ）ランジスタＱ４の
ペースと低電位電源接続用端子（２）の間に接続されて
いる。
対して導通し、出力端子（３）を低電位側に選択的に接
続するためのＳＢＤ付ｎｐｎ）ランジスタであり、その
ベースはＳＢＤ付ｎｐｎ トランジスタ（ロ）のエミッ
タに、コレクタは出力端子（３）に、エミッタは低電位
電源接続用端子（２）にそれぞれ接続されている。（財
）はＳＢＤ付ｎｐｎ）ランジスタα◆の導通状態から非
導通状態への反転時にそのベース蓄積電荷を引き抜くた
めの抵抗であり、ＳＢＤ付ｎｐｎ ）ランジスタＱ４の
ペースと低電位電源接続用端子（２）の間に接続されて
いる。
次に動作について説明する。まず、ＳＢＤ付ｎｐｎ）ラ
ンジスタα１のペースにハイレベルの信号が入力される
と、ＳＢＤ付ｎｐｎ ）ランジスタＤＩは導通し、ＳＢ
Ｄ付ｎｐｎ トランジスタ（ロ）を導通させ、その結果
、ＳＢＤ付ｎｐｎ ）ランジスタａ◆が導通して出力端
子（３）から電流を吸い込むため、出力端子（３）の電
位はＬレベルとなる。これに伴いＳＢＤ付ｎｐｎ）ラン
ジスタ０１）のコレクタ電位が低下するため、ＳＢＤ付
ｎｐｎ トランジスタ（２）およびｎｐｎ ）ランジス
タ（２）は非導通状態となる。次に、ＳＢＤ付ｎｐｎ
トランジスタ（１０のペースにＬレベルの信号が入力さ
れると、ＳＢＤ付ｎｐｎトランジスタａ１は非導通とな
り、さらに、ＳＢＤ付ｎｐｎ トランジスタａυも非導
通となる。その結果、ＳＢＤ付ｎｐｎ トランジスタα
→は非導通となる。このとき、抵抗（財）の過渡的な導
通によってＳＢＤ付ｎｐｎ トランジスタ（１４のベー
ス蓄積電荷を引き抜くため、ＳＢＤ付ｎｐｎ）ランジス
タＱ４のターンオフ時間が速められる。また、ＳＢＤ付
ｎｐｎ ）ランジスタＱｌ）の非導通に伴いそのコレク
タ電位が上昇し、ＳＢＤ付ｎｐｎトランジスタ（２）お
よびｎｐｎトランジスタ（至）は導通し、出力端子（３
）はハイレベルとなる。
ンジスタα１のペースにハイレベルの信号が入力される
と、ＳＢＤ付ｎｐｎ ）ランジスタＤＩは導通し、ＳＢ
Ｄ付ｎｐｎ トランジスタ（ロ）を導通させ、その結果
、ＳＢＤ付ｎｐｎ ）ランジスタａ◆が導通して出力端
子（３）から電流を吸い込むため、出力端子（３）の電
位はＬレベルとなる。これに伴いＳＢＤ付ｎｐｎ）ラン
ジスタ０１）のコレクタ電位が低下するため、ＳＢＤ付
ｎｐｎ トランジスタ（２）およびｎｐｎ ）ランジス
タ（２）は非導通状態となる。次に、ＳＢＤ付ｎｐｎ
トランジスタ（１０のペースにＬレベルの信号が入力さ
れると、ＳＢＤ付ｎｐｎトランジスタａ１は非導通とな
り、さらに、ＳＢＤ付ｎｐｎ トランジスタａυも非導
通となる。その結果、ＳＢＤ付ｎｐｎ トランジスタα
→は非導通となる。このとき、抵抗（財）の過渡的な導
通によってＳＢＤ付ｎｐｎ トランジスタ（１４のベー
ス蓄積電荷を引き抜くため、ＳＢＤ付ｎｐｎ）ランジス
タＱ４のターンオフ時間が速められる。また、ＳＢＤ付
ｎｐｎ ）ランジスタＱｌ）の非導通に伴いそのコレク
タ電位が上昇し、ＳＢＤ付ｎｐｎトランジスタ（２）お
よびｎｐｎトランジスタ（至）は導通し、出力端子（３
）はハイレベルとなる。
従来のバイポーラ論理回路は以上のように構成されてい
たので、出力端子の状態を低電位状態から高電位状態へ
急速に変化させる手段として、ＳＢＤ付ｎｐｎトランジ
スタＱ４のベース蓄積電荷を抵抗を介して抜く方法をと
っていたが、この抵抗の値は回路動作において小さくす
ることができないため、ＳＢＤ付ｎｐｎ トランジスタ
ａ４を急速に非導通状態にすることができず、ターンオ
フが遅くなるという問題点があった。
たので、出力端子の状態を低電位状態から高電位状態へ
急速に変化させる手段として、ＳＢＤ付ｎｐｎトランジ
スタＱ４のベース蓄積電荷を抵抗を介して抜く方法をと
っていたが、この抵抗の値は回路動作において小さくす
ることができないため、ＳＢＤ付ｎｐｎ トランジスタ
ａ４を急速に非導通状態にすることができず、ターンオ
フが遅くなるという問題点があった。
も
この発明は上記のような問題点を解消するためになされ
たもので、ＳＢＤ付ｎｐｎ トランジスタのターンオフ
をＰチャネルＭＯＳトランジスタの導通により行なうの
で、ＳＢＤ付ｎｐｎトランジスタのターンオフを速める
とともに、高電位接続用端子から低電位接続用端子へ抜
ける貫通電流も少なくできるバイポーラＭＯＳ論理回路
を得ることを目的とする。
たもので、ＳＢＤ付ｎｐｎ トランジスタのターンオフ
をＰチャネルＭＯＳトランジスタの導通により行なうの
で、ＳＢＤ付ｎｐｎトランジスタのターンオフを速める
とともに、高電位接続用端子から低電位接続用端子へ抜
ける貫通電流も少なくできるバイポーラＭＯＳ論理回路
を得ることを目的とする。
この発明に係るバイポーラＭＯ３論理回路は高電位接続
用端子がコレクタに接続され、出力端子のＬ−Ｈを指定
する信号をベースに受けてＬの指定に対して導通し、Ｈ
の指定に対して非導通となる第１のトランジスタと、第
１のトランジスタの導通に対して導通し、非導通に対し
て非導通となる第２のトランジスタと、第２のトランジ
スタの非導通に対して導通し、導通に対して非導通とな
る第３のトランジスタおよび第４のトランジスタと、第
２のトランジスタの導通に対して導通し、非導通に対し
て非導通となる第５のトランジスタと、第５のトランジ
スタのベースと低電位点の間に接続され、第１のトラン
ジスタの非導通に対して導通し、導通に対して非導通と
なる第６のトランジスタで構成されているう 〔作用〕 この発明のバイポーラＭ ＯＳ論理回路は第１のトラン
ジスタの非導通に対して第３、第４のトランジスタが導
通し、第５のトランジスタが非導通となる一方で、第６
のＰチャネルＭＯＳトランジスタが導通し、第５のトラ
ンジスタのベース電荷を急速に抜く。
用端子がコレクタに接続され、出力端子のＬ−Ｈを指定
する信号をベースに受けてＬの指定に対して導通し、Ｈ
の指定に対して非導通となる第１のトランジスタと、第
１のトランジスタの導通に対して導通し、非導通に対し
て非導通となる第２のトランジスタと、第２のトランジ
スタの非導通に対して導通し、導通に対して非導通とな
る第３のトランジスタおよび第４のトランジスタと、第
２のトランジスタの導通に対して導通し、非導通に対し
て非導通となる第５のトランジスタと、第５のトランジ
スタのベースと低電位点の間に接続され、第１のトラン
ジスタの非導通に対して導通し、導通に対して非導通と
なる第６のトランジスタで構成されているう 〔作用〕 この発明のバイポーラＭ ＯＳ論理回路は第１のトラン
ジスタの非導通に対して第３、第４のトランジスタが導
通し、第５のトランジスタが非導通となる一方で、第６
のＰチャネルＭＯＳトランジスタが導通し、第５のトラ
ンジスタのベース電荷を急速に抜く。
以下、この発明の一実施例を図について説明する。第１
図はこの発明による論理出力回路の一実施例を示す回路
図で、図中、ＱＯ，α力、（２）、（至）、Ｑ４、（ホ
）、（ハ）、（２）および（至）は前記第３図の従来の
回路と同一のものである。図において、（ト）は出力端
子（３）を高電位状態に指定する信号がＳＢＤ付ｎｐｎ
）ランジスタαＯのベースに印加されたときに導通ず
るＰチャネルＭＯＳトランジスタで、そのゲートはＳＢ
Ｄ付ｎｐｎトランジスタ（１１ｍのベースに接続され、
そのソースはＳＢＤ付ｎｐｎ トランジスタＱ４のベー
スに接続され、そのドレインは低電位接続用端子（２）
に接続されている。
図はこの発明による論理出力回路の一実施例を示す回路
図で、図中、ＱＯ，α力、（２）、（至）、Ｑ４、（ホ
）、（ハ）、（２）および（至）は前記第３図の従来の
回路と同一のものである。図において、（ト）は出力端
子（３）を高電位状態に指定する信号がＳＢＤ付ｎｐｎ
）ランジスタαＯのベースに印加されたときに導通ず
るＰチャネルＭＯＳトランジスタで、そのゲートはＳＢ
Ｄ付ｎｐｎトランジスタ（１１ｍのベースに接続され、
そのソースはＳＢＤ付ｎｐｎ トランジスタＱ４のベー
スに接続され、そのドレインは低電位接続用端子（２）
に接続されている。
次に動作について説明する。まず、ＳＢＤ付ｎｐｎ）ラ
ンジスタ０１３にＨレベルの信号が入力されると、従来
の回路の場合と同様にＳＢＤ付ｎｐｎトランジスタＱ０
１０η、α→が導通となる。これに伴って、ＳＢＤ付ｎ
ｐｎ ）ランジスタ（ロ）のコレクタ電位が下がるため
、ＳＢＤ付ｎｐｎ ）ランジスタ（２）およびｎｐｎ
トランジスタ（至）は非導通となる。したがって、出力
端子（３）からＳＢＤ付ｎｐｎ トランジスタα尋を介
して低電位接続用端子（２）へ電流が流れ込み、出力端
子（３）の電位はＬレベルになる。一方、ＳＢＤ付ｎｐ
ｎトランジスタａ１にＬレベルの信号が入力されると、
従来の回路の場合と同様に、ＳＢＤ付ｎｐｎトランジス
タα０．α力は非導通となり、その結果ＳＢＤ付ｎｐｎ
トランジスタ（２）およびｎｐｎ トランジスタ０３
が導通して出力端子（３）の電位はＨレベルとなる。出
力端子（３）がＬレベルからＨレベルとなる以上の動作
において、出力端子（３）をＬレベルに指示する信号が
ＳＢＤ付ｎｐｎ トランジスタαＱのベースに入力され
ると同時に、ＰチャネルＭＯＳトランジスタ（ト）のゲ
ートにも入力されて、ＰチャネルＭＯＳトランジスタ（
ト）を導通状態にさせる。これにより、ＳＢＤ付ｎｐｎ
トランジスタα尋のベース蓄積電荷を低抵抗状態のも
とで抜くことができる。
ンジスタ０１３にＨレベルの信号が入力されると、従来
の回路の場合と同様にＳＢＤ付ｎｐｎトランジスタＱ０
１０η、α→が導通となる。これに伴って、ＳＢＤ付ｎ
ｐｎ ）ランジスタ（ロ）のコレクタ電位が下がるため
、ＳＢＤ付ｎｐｎ ）ランジスタ（２）およびｎｐｎ
トランジスタ（至）は非導通となる。したがって、出力
端子（３）からＳＢＤ付ｎｐｎ トランジスタα尋を介
して低電位接続用端子（２）へ電流が流れ込み、出力端
子（３）の電位はＬレベルになる。一方、ＳＢＤ付ｎｐ
ｎトランジスタａ１にＬレベルの信号が入力されると、
従来の回路の場合と同様に、ＳＢＤ付ｎｐｎトランジス
タα０．α力は非導通となり、その結果ＳＢＤ付ｎｐｎ
トランジスタ（２）およびｎｐｎ トランジスタ０３
が導通して出力端子（３）の電位はＨレベルとなる。出
力端子（３）がＬレベルからＨレベルとなる以上の動作
において、出力端子（３）をＬレベルに指示する信号が
ＳＢＤ付ｎｐｎ トランジスタαＱのベースに入力され
ると同時に、ＰチャネルＭＯＳトランジスタ（ト）のゲ
ートにも入力されて、ＰチャネルＭＯＳトランジスタ（
ト）を導通状態にさせる。これにより、ＳＢＤ付ｎｐｎ
トランジスタα尋のベース蓄積電荷を低抵抗状態のも
とで抜くことができる。
なお、上記実施例ではＳＢＤ付ｎｐｎトランジスタα◆
のターンオフを速める手段として、ＳＢＤ付ｎｐｎ）ラ
ンジスタＱ４のベースと低電位接続用端子（２）の間に
ＰチャネルＭＯＳトランジスタ（至）を設けた場合を示
したが、第２図のようにＰチャネルＭＯＳトランジスタ
α呻をＳＢＤ付ｎｐｎ）ランジスタα力のベースと低電
位接続用端子（２）の間に設けてもよく、前記実施例と
同様の効果を奏する。
のターンオフを速める手段として、ＳＢＤ付ｎｐｎ）ラ
ンジスタＱ４のベースと低電位接続用端子（２）の間に
ＰチャネルＭＯＳトランジスタ（至）を設けた場合を示
したが、第２図のようにＰチャネルＭＯＳトランジスタ
α呻をＳＢＤ付ｎｐｎ）ランジスタα力のベースと低電
位接続用端子（２）の間に設けてもよく、前記実施例と
同様の効果を奏する。
以上のようにこの発明によれば、第１のトランジスタの
非導通に対して第６のＰチャネルＭＯＳトランジスタを
導通させ、第５のトランジスタのベース蓄積電荷を抜く
ように構成したので、第３のトランジスタおよび第５の
トランジスタの両者が導通している時間を短か（でき、
また高電位接続用端子から低電位接続用端子へ抜ける貫
通電流を少なくできるという効果がある。
非導通に対して第６のＰチャネルＭＯＳトランジスタを
導通させ、第５のトランジスタのベース蓄積電荷を抜く
ように構成したので、第３のトランジスタおよび第５の
トランジスタの両者が導通している時間を短か（でき、
また高電位接続用端子から低電位接続用端子へ抜ける貫
通電流を少なくできるという効果がある。
第１図はこの発明によるバイポーラＭＯＳ論理出力回路
の一実施例を示す回路図、第２図はこの発明の他の実施
例を示す回路図、第３図は従来の論理出力回路を示す回
路図である。 図において、（１）は高電位接続用端子、（２）は低電
位接続用端子、（３）は出力端子、ａＱ１αη、α尋は
それぞれＳＢＤ付ｎｐｎ ）ランジスタからなる第１、
第２、第５のトランジスタ、（２）、（至）はそれぞれ
ダーリント接続されたＳＢＤ付ｎｐｎ）ランジスタおよ
びｎｐｎ トランジスタからなる第４、第３のトランジ
スタ、■、（２）、（２）、曽は抵抗、（至）、（至）
はＰチャネルＭＯＳ）ランジスタである、なお、図中、
同一符号は同一、または相当部分を示す。
の一実施例を示す回路図、第２図はこの発明の他の実施
例を示す回路図、第３図は従来の論理出力回路を示す回
路図である。 図において、（１）は高電位接続用端子、（２）は低電
位接続用端子、（３）は出力端子、ａＱ１αη、α尋は
それぞれＳＢＤ付ｎｐｎ ）ランジスタからなる第１、
第２、第５のトランジスタ、（２）、（至）はそれぞれ
ダーリント接続されたＳＢＤ付ｎｐｎ）ランジスタおよ
びｎｐｎ トランジスタからなる第４、第３のトランジ
スタ、■、（２）、（２）、曽は抵抗、（至）、（至）
はＰチャネルＭＯＳ）ランジスタである、なお、図中、
同一符号は同一、または相当部分を示す。
Claims (1)
- 出力端子を低電位点および高電位点のいずれか一方に選
択的に接続することによりＬおよびＨの論理出力を行な
うバイポーラＭＯＳ論理回路において、前記バイポーラ
ＭＯＳ論理回路の高電位点がコレクタに接続され、前記
出力端子のＬ・Ｈを指定する信号をベースに受けて、Ｌ
の指定に対しては導通し、Ｈの指定に対しては非導通と
なる第１のトランジスタと、前記高電位点がコレクタに
接続され、前記第１のトランジスタのエミッタにベース
が接続され、前記第１のトランジスタの導通に対して導
通し、非導通に対して非導通となる第２のトランジスタ
と、前記高電位点と前記出力端子との間に接続され、前
記第２のトランジスタの非導通に対して導通し、導通に
対して非導通となる第３のトランジスタと、前記高電位
点と前記第３のトランジスタのベースの間に接続され、
前記第２のトランジスタのコレクタにベースが接続され
、前記第２のトランジスタの非導通に対して導通し、導
通に対して非導通となる第４のトランジスタと、前記出
力端子と前記低電位点との間に接続され、前記第２のト
ランジスタのエミッタにベースが接続され前記第２のト
ランジスタの導通に対して導通し、非導通に対して非導
通となる第５のトランジスタと、前記第５のトランジス
タのベースと前記低電位点との間に接続され、前記出力
端子のＨを指定する信号に対して導通し、前記出力端子
のＬを指定する信号に対して非導通となる第６のＰチャ
ネルＭＯＳトランジスタを備えたバイポーラＭＯＳ論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261885A JPH02108324A (ja) | 1988-10-17 | 1988-10-17 | バイポーラｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261885A JPH02108324A (ja) | 1988-10-17 | 1988-10-17 | バイポーラｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02108324A true JPH02108324A (ja) | 1990-04-20 |
Family
ID=17368117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261885A Pending JPH02108324A (ja) | 1988-10-17 | 1988-10-17 | バイポーラｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02108324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270990A (ja) * | 1997-03-26 | 1998-10-09 | Matsushita Electric Works Ltd | スイッチング素子駆動回路 |
-
1988
- 1988-10-17 JP JP63261885A patent/JPH02108324A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270990A (ja) * | 1997-03-26 | 1998-10-09 | Matsushita Electric Works Ltd | スイッチング素子駆動回路 |
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