JPH01165224A - バイポーラ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はバイポーラ論理回路に関し、特に例えばＴＴ
Ｌの出力回路の改良に関するものである。

〔従来の技術〕

従来のバイポーラ論理回路として、例えば°８５年三菱
半導体データブックバイポーラディジタルＩＣ＜ＬＳＴ
ＴＬ＞編で１９頁に示されたものが知られている。

第２図はこの文献に記載された従来のＬＳＴＴＬの出力
部の等価回路を示す回路図であシ、図において１は高電
位電源接続用端子、２は低電位電源接続用端子、８は出
力端子である。

正はロウおよびハイの論理出力を指定する信号をベース
に受けるショットキバリアダイオード付ｎｐｎ　）ラン
リスタ（以下５ＢＤｎｐｎ　）ランリスタと記す）であ
）、そのコレクタは抵抗１７を介して高電位電源接続用
端子１に接続され、ヱミッタはダイオード１６のアノー
ドに接続され、ダイオード１６のカソードは低電位［源
接続用端子２に接続されている。ＴＴＬに用いられるハ
イレベ〃の最小値およびロウレベルの最大値は例えばそ
れぞれ２ｖおよび０．８Ｖと規定されておシ、第２図の
回路では５ＢＤｎｐｎ　　）フンジスタルのベース°ヱ
ミッタ間電圧（＝０．７５Ｖ）とダイオード１６の順方
向電電圧（＝０．７５Ｖ　）とによ）、はぼ中間的なｔ
、５Ｖの閾値電圧を実現している。

１８　ハＳＢＤ　ｎｐｎ　）フンジスタルの非導通に応
答して導通ずる５ＢＤｎｐｎ　トランジスタであり、そ
のベースは５ＢＤｎｐｎ）フンジスタルのコレクタに接
続され、コレクタは抵抗ηを介して高電位電源接続用端
子１に接続されている。

６および６はそれぞれダーリントン接続された５ＢＤｎ
ｐｎ　）ッンリスタおよびｎｐｎ　）ランリスタであり
、等測的には１つのトランジスタ素子と考えてよ＜　、
５ＢＤｎｐｎ　）フンジスタルの非導通に応答して導通
し、出力端子８を高電位側に選択的に接続するためのも
のである。ｎｐｎ　）ランジスタロのヱミツタは出力端
子８に接続され、５ＢＤｎｐｎ　）ランリスタ５および
ｎｐｎ　トランジスタ６のコレクタは互いに接続されて
抵抗Ｂを介して高電位電源接続用端子１に接続されてい
る。ｎｐｎ　）ランジスタロのベースと出力端子８の間
には抵抗１４が接続され、この抵抗１４を通してｎｐｎ
　）ランジスタロのベース中の過剰電荷を放電するよう
に構成されている。

９は５ＢＤｎｐｎ　）フンジスタルの導通に応答して導
通し、出力端子８を低電位側に選択的に接続するための
５ＢＤｎｐｎ　）フンリスタでア）、そのべ一スハ５Ｂ
Ｄｎｐｎ　）フンジスタルのヱミッタに、コレクタは出
力端子８に、ヱミツタは低電位電源接続用端子２にそれ
ぞれ接続されている。

１９は５ＢＤｎｐｎ）ランリスタ９の導通状態から非導
通状態への反転時にそのベース電荷を引き抜くための５
ＢＤｎｐｎ）ランリスタでアシ、ソのベースおよびコレ
クタはそれぞれ抵抗２０．２１を介して５ＢＤｎｐｎ　
トランジスタ９のベースに接続され、そのヱミツタは低
電位電源接触用端子２に接続されている〇 羽は出力端子８がノイズにより負電位になった場合に、
内部回路が誤動作するのを防止するための出力クランプ
用のショットキバリアダイオード（以下ＳＢＤと記す）
であり、そのカソードは出力端子８に、アノードは低電
位電源接続用端子２にそれぞれ接続されている。

次に以上のように構成された回路の動作について説明す
る。まず５ＢＤｎｐｎ　）ラン２ジスタ正のベースにロ
ウレベルの信号が入力されると、該５ＢＤｎｐｎ　）フ
ンジスタルは非導通となり、その結果５ＢＤｎｐｎ）フ
ンジスタル、９が導通して出力端子８から電流を吸い込
むため、出力端子８の電位はロウレベルとなる。これに
伴い５ＢＤｎｐｎ　）フンジスタルのコレクタ電位が低
下するため、５ＢＤｎｐｎトランジスタ５　、　ｎｐｎ
　）ランリスタｓは非等Ｍ状態となっている。

一方、５ＢＤｎｐｎ　）フンジスタルのベースにハイレ
ベルの信号が入力されると、該５ＢＤｎｐｎ　）フンジ
スタルは導通し、その結果５ＢＤｎｐｎ　）ランリスタ
１８ｔ９が非導通となる。このとき５ＢＤｎｐｎ　）ラ
ンリスタ１９の過渡的な導通によって５ＢＤｎｐｎ　）
ランシスタ９のベース電荷が引き抜かれるため、５ＢＤ
ｎｐｎ）フンリスタ９のターンオツ時間が速められる。

また５ＢＤｎｐｎ　）フンジスタルの非導通に伴いその
コレクタ電位が上昇し、　５ＢＤｎｐｎ　）　ランリス
タ５およびｎｐｎ　）フンジスタロが導通するため、高
電位電源接触用端子１から抵抗比を介して出力端子３に
電流が供給され、出力端子３の１位はハイレベルとなる
。

そして、以上の動作において、５ＢＤｎｐｎ　）ランジ
スタ迅が導通するのは、低電位電源接続用端子２の電位
を基準として、５ＢＤｎｐｎ　）フンジメタ９ノヘース
・エミッタ間電圧ＶＢｇｏと５ＢＤｎｐｎ　）ランジス
タ毘のペース・エミッタ間電圧ＶＢＥ１８　との和ＶＢ
！！９　”　ｖｎｇｉｓよＦ）　５ＢＤｎｐｎ　トラン
ジスタ摺のペースに印加される信号のレベルが高いとき
ごあり、逆にその信号レベルがｖＢＥ、＋ＶＢ！！□８
より低いと非導通となる＠ 〔発明が解決しようとする問題点〕 上記のような従来のバイポーラ論理回路では、出力端子
８にノイズが印加されて、その電位が出力クランプ用５
ＢＤ２３によフ低電位電源接続用端子２の電位に対して
−０，５Ｖ程度の電位にクランプされｆ：、　場合、Ｓ
ＢＤ　ｎｐｎ　）フンリスタ９のベース・コレクタ間電
圧ＶＢＣ９を０．６Ｖ（ペース・コレクタ間ヲク’Ｆン
プするＳＢＤには通常、チップのパターンレイアウトの
関係で抵抗が直列に入るため、この抵抗での電圧降下の
影響を０．１Ｖとして、これをＳＢＤの順方向電圧０．
５ｖに加味している。）、５ＢＤｎｐｎ）ランジスタ摺
のベース・エミッタ間電圧ｖＢＥ１８を０．７５Ｖとす
ると、このときの５ＢＤｎｐｎ）フンジスタフのペース
電位は、 一〇・５Ｖ＋ＶＢＣ９＋ＶＢＥ１８ ＝−０，５Ｖ＋　０．６　Ｖ＋　０．７５Ｖ＝０．８５
Ｖ となる。

ところで、このバイポーラ論理回路では・前述したよう
に５ＢＤｎｐｎ　）フンジスタフのペースにハイレベ）
Ｖの信号が印加されて、該５ＢＤｎｐｎ　）ランリスタ
■が非導通状態から導通状態に転すると、出力端子８に
得られる論理出力はロウレベルからハイレベ〃に変化す
るはずであるが、出力端子８にノイズが印加された上記
の状態では、５ＢＤｎｐｎトランジスタ迅が仮に導通し
ても、そのコレクタ電位が前記０．８５Ｖ以下に落ちな
いため（３１３Ｄｎｐｎトランジスタ巧のコレクタ・ヱ
ミツタ間電圧ｖｓａｔ１５ヲ０．２５Ｖ、　タイオー　
１’１６（７）＋１［［方１？［［ＶＤ１５ヲ０．７５
Ｖとすると、０．２５　Ｖ＋　０．７５　Ｖ＝　１．Ｏ
Ｖ　）、５ＢＤｎｐｎ　）５　ンシスｌｌ　１７３は非
導通に転じることなくなおも導通し続ける。そして、出
力端子８の電位が−ｏ、ｓｓＶよシ高電位に回復して初
めて、５ＢＤｎｐｎ　）フンジスタフは非導通状態に変
ることになる。このように、上記した従来のバイポーラ
論理回路では、ノイズに影響されて回路としてのスイッ
チング時間すなわち出力“Ｌ″豐“Ｈ”伝搬時間が長く
なるという問題点があった。

この発明は、このような問題点を解消するためになされ
たもので、ノイズに影響されることなく短イスイツチン
グ時間で動作させることのできるバイポーラ論理回路を
得ることを目的とする◎〔問題点を解決するための手段
〕 この発明に係るバイポーラ論理回路は、高電位点と低電
位点の間に接続され、出力端子のロウ、ハイを指定する
信号をベースに受けて、ロウの指定に応答して導通し、
ハイの指定に応答して非導通となる第１．第８のトラン
ジスタと、第１のトランジスタの導通に応答して導通し
、非導通に応答して非導通となるダイオードと、高電位
点と出力端子との間に接続され、第１のトランジスタの
非導通に応答して導通し、導通に応答して非導通になる
第２のトランジスタと、低電位点と出力端子との間に接
続され、第８のトランジスタの導通に応答して導通し、
非導通に応答して非導通となる第４のトランジスタと、
第４のトランジスタと低電位点との間に抵抗を備えて構
成されている。

〔作用〕

この発明においては、第１のトランジスタの非導通に応
答して第２のトランジスタが導通に、第８のトランジス
タの導通で第４のトランジスタが導通するので、ノイズ
の影響で第８のトランジスタが導通していても、第１の
トランジスタは非導通になる。

〔発明の実施例〕

第１図はこの発明による論理回路の一実施例を示す回路
図であ）、５．＋６１９・１３≦１７．２３は第２図の
従来回路と同一のものである。４は５ＢＩ）ｎ’ｐｎ）
ランジスタ巧の非導通に応答して導通ずる５ＢＤｎｐｎ
トランジスタであり、そのベースは５ＢＤｎｐｎ）ラン
ジスタ氏のコレクタに接続され、コレクタは抵抗ｎを介
して高電位電源接続用端子１に接続されている。

７は５ＢＤｎｐｎ）ランリスタ４の導通に応答して導通
するダイオードで、アノードは５ＢＤｎｐｎ）フンリス
タ４のヱミツタに、カソードは低電位電源接続用端子２
に接続されている。

８は５ＢＤｎｐｎ）ランジスタロの非導通に応答して導
通する５ＢＤｎｐｎ　）ランリスタでアク、ソのベース
は５ＢＤｎｐｎ　）ランジスタロのコレクタに接続され
、コレクタは抵抗用を介して高電位電源接続用端子１に
接続され、ヱミツタは５ＢＤｎｐｎ　）ヲンリスタ９の
ベースに接続されかつ抵抗１０を介して低電位電源接続
用端子２に接続している。

次に以上のように構成された回路の動作についテ説明す
る。まず５ＢＤｎｐｎ）ランジスタロのベースにロウレ
ベルの信号が入力されると、従来回路の場合と同様に該
５ＢＤｎｐｎ　）ランジスタロは非導通となり、その結
果５ＢＤｎｐｎ）ランリスタ４．８．．９が導通して出
力端子８の電位はロウレベルとなる。

これに伴い５ＢＤｎｐｎ）ランリスタ４のコレクタ電位
が低下するため等測的に１つのトランジスタとみなせる
ダーリントン接続された５ＢＤｎｐｎ）ランリスタ５お
よびｎｐｎ　）ランジスタロは非導通状態となる。

そして、このときの５ＢＤｎｐｎ）ランジスタロのコレ
クタ電位ＶＣｌ５は、５ＢＤｎｐｎ　）　？ンシスタ８
２，９ノヘース・エミッタ間電圧ＶＢＥ８　’　ｖＢＥ
９をそれぞれ０．７５　Ｖとすると、 ＶＣｌ５：Ｖｒ３Ｅ８＋ＶＢＥ９ ＝　０．７５　ｖ＋　０．７５　Ｖ ＝１．５Ｖ となる。

一方、５ＢＤｎｐｎ　）フンリスタ１５のベースにハイ
レベルの信号が入力されると、従来回路の場合と同様に
該５ＢＤｎｐｎ）ヲンリスタ１５は導通し、その結果５
ＢＤｎｐｎ）フンシスト４．、８．、９が非導通となる
。

また、これに伴って５ＢＤｎｐｎ）ランリスタ４のコレ
クタ電位が上昇するため、５ＢＤｎｐｎ　）フンジヌタ
５およびｎｐｎ　）ランジスタロは導通する。したがっ
て高電位電源接続用端子１から抵抗邦を介して出力端子
８に電流が供給され、出方端子Ｓの電位はハイレベルと
なる。

出力端子８の電位がハイレベルとなる以上の動作ニオイ
て、導通状態にある５ＢＤｎｐｎ）ランジスタロのコレ
クタ・エミッタ間電圧ｖ９ａ　＋１５を０．２５　Ｖ１
ダイオード１６のアノード・カソード間電圧ＶＤ１６を
０．７５Ｖとすると、このとき５ＢＤｎｐｎ）ランジヌ
タ４のベースに印加される信号レベルは、Ｖ、＋１５＋
　ＶＤｌ、：０．２５　Ｖ　＋　０．７５　Ｖ＝　１．
ｏ　Ｖ でちゃ、従来回路の場合と同様である。

ところで、出力端子８にノイズが印加されて、その電位
が低電位電源接続用端子２の電位に対して−０，５Ｖ程
度の電位にクランプされると、前述したように５ＢＤｎ
ｐｎ　）ランリスタ４，８のベース電位は０．８５Ｖと
なる。このような状態で５ＢＤｎｐｎ　）ヲンリスタ８
は導通しているが、５ＢＤｎｐｎ　）ランリスタ４は非
導通となる。すなわち出力端子８の電位がロウレベルか
らハイレベルに変化するときの回路としてのスイッチン
グ時間はノイズのない場合と同じであり、ノイズに起因
する遅延は生じない。

また、この発明によるバイボーフ論理回路ハ５ＢＤｎｐ
ｎ　）ランリスタ９のベース電荷放電回路として抵抗１
０（従来回路は、５ＢＤｎｐｎトフンジヌタ１９と抵抗
２０　、２１の複合回路）を採用できる。従って、出力
端子８がロウレベルからハイレベルに変化する時の５Ｂ
Ｄｎｐｎ）ヲンリスタ９のベース・コレクタ間の容量結
合によるノイズを吸収でき、出力端子８の出力波形は歪
まない。

〔発明の効果〕

以上説明したように、この発明によれば、＠１ノトラン
シスタの非導通に応答して第２のトランジスタを導通に
する経路と、第８のトランジスタの導通に応答して、第
４のトランジスタを導通にする経路の２通勺で構成した
ので、ノイズに影響されることなくヌイツチング時間を
短くできるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明によるバイポーフ論理回路の一実施例
を示す回路図、第２図は従来のパイポーラ論理回路を示
す回路図である。 図において１は高電位電源接続用端子・２は低電位電源
接続用端子、８は出力端子、４・８および９はそれぞれ
５ＢＤｎｐｎ　）ランリスタからなる第１、第３および
第４のトランジスタ、５．６＋、を第８のトランジスタ
としてのダーリントン接続された５ＢＤｎｐｎ　）ラン
リスタおよびｎｐｎ　）ランリスタ、７はダイオード、
１０は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）出力端子を低電位点および高電位点のいずれか一
   方に選択的に接続することによりロウおよびハイの論理
   出力を行なうバイポーラ論理回路であつて、 前記高電位点と低電位点との間に接続され、前記出力端
   子のロウ、ハイを指定する信号をベースに受けて、ロウ
   の指定に応答して導通し、ハイの指定に応答して非導通
   となる第１のトランジスタと、 前記高電位点と前記出力端子との間に接続され、前記第
   １のトランジスタの非導通に応答して導通し、導通に応
   答して非導通となる第２のトランジスタと、 前記第１のトランジスタの導通に応答して導通し、非導
   通に応答して非導通となるダイオードと、前記高電位点
   と低電位点との間に接続され、前記出力端子のロウ、ハ
   イを指定する信号をベースに受けて、ロウの指定に応答
   して導通し、ハイの指定に応答して非導通となる第８の
   トランジスタと、 前記低電位点と前記出力端子との間に接続され、前記第
   ８のトランジスタの導通に応答して導通し、非導通に応
   答して非導通となる第４のトランジスタとを備えたバイ
   ポーラ論理回路。
2. （２）前記第４のトランジスタのベースと前記低電位点
   との間に抵抗を備えた特許請求の範囲第１項記載のバイ
   ポーラ論理回路。