JPH0378316A - バイポーラ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はバイポーラ論理回路に関し、特に例えばＡＬ
Ｓ　　ＴＴＬ　（Ａｄｖａｎｃｅ　Ｌｏｗ　Ｐｏｗｅｒ
　５ｃｈｏｔｔｋｙＴｒａｎｓｉｓｔｏｒ　−Ｔｒａｎ
ｓｉｓｔｏｒ　Ｌｏｇｉｃ　）　の出力回路に関するも
のである。

〔従来の技術〕

従来、この種のＡＬＳ　　ＴＴＬの出力回路としては、
例えば、′８５年三菱半導体データズックバイボーラデ
ィジタルＩＣ＜ＡＬＳ　　ＴＴＬ　＞編２−１５８頁に
示されたものが知られている。

第２図はこの文献に記載された従来のバイポーラ論理回
路の出力回路と出力制御回路の等価回路図を示すもので
あり、図において、１は高電位電源用端子、２は低電位
電源用端子、３は出力端子である。出力端子３０ロウ、
ハイを指定する信号は、シッットキバリアダイオード付
ｎｐｎ）ランリスタ（以゛下５ＢＤｎ　ｐｎ　トランジ
スタと記す）４のベースに与えられる。５は５ＢＤｎｐ
ｎトランジスタ４の導通に応答して導通し、出力端子３
を低電位側に選択的に接続するための５ＢＤｎｐｎトラ
ンジスタで、そのコレクタは出力端子３に接続され、エ
ミッタは低電位電源用端子２に接続され、ベースは５Ｂ
Ｄｎｐｎトランジスタ４のエミッタに接続される。

６および７はそれぞれダーリントン接続された５ＢＤｎ
ｐｎ）ランリスタおよびｎｐｎ　）ランリスタで、等価
的には１つのトランジスタ素子と考えてよ＜、５ＢＤｎ
ｐｎトランジスタ４の非導通に応答して導通し、出力端
子３を高電位側に選択的に接続するためのものである。

ｎｐｎトランジスタ７のエミッタは出力端子３に接続さ
れ、５ＢＤｎｐｎトランジスタ６およびｎｐｎトランジ
スタ７のコレクタは互いに接続されて抵抗四を介して高
電位電源用端子１に接続される。

５ＢＤｎｐｎ）ランジスタロのベースは５ＢＤｎｐｎト
ランジスタ４のコレクタに接続され、その接続点は抵抗
２２を介して高電位電源用端子１に接続される。

出力制御回路の等両回路において、８は入力端子、邸は
内部出力ラインである。内部出力ライン部のロウ、ハイ
を指定するとともに、出力端子３の高インピーダンスを
指定する信号は入力端子８からｐｎｐトランジスタ９の
ベースに与えられ、そのコレクタは低電位電源用端子２
に接続されている。１０．１１はｐｎｐトランジスタ９
の導通に応答して非導通し、非導通に応答して導通する
５ＢＤｎｐｎ）ランリスタであシ、そのコレクタはそれ
ぞれ抵抗１８および１９を介して高電位電源用端子１に
、また５ＢＤｎｐｎ）ランリスタ１ｏのベースはｐｎｐ
　）ランリスタ９のエミッタと共に抵抗１７を介して高
電位電源１に、５ＢＤｎｐｎトランジスタ１１のベース
は５ＢＤｎｐｎ　トランジスタ１０のエミッタに接続さ
れている。

１２は５ＢＤｎｐｎトランジスタ１１の導通に応答して
導通し、内部出力ライン２５を低電位側に選択的に接続
するための５ＢＤｎｐｎ）ランリスタで、そのコレクタ
は内部出力ライン２５に接続され、エミッタは低電位電
源用端子２に接続され、ベースは５ＢＤｎｐｎトランジ
スタ１１のエミッタに接続される。

１３および１４はそれぞれダーリントン接続された５Ｂ
Ｄｎｐｎ）ランリスタおよびｎｐｎ　トランジスタであ
シ、等価的には１つのトランジスタ素子と考えてよ＜、
５ＢＤｎｐｎ）ランリスタ１１の非導通に応答して導通
し、内部出力ライン部を高電位側に選択的に接続するた
めのものである。ｎｐｎトランジスタ１４のエミッタは
内部出力ライン２５に接続され、５ＢＤｎｐｎトランジ
スタ１３およびｎｐｎ　）ランリスタ１４のコレクタは
互いに接続されて抵抗２０を介して高電位電源用端子１
に接続される。

５ＢＤｎｐｎトランジスタ１３のベースは５ＢＤｎｐｎ
　）ランリスタ１１のコレクタに接続され、その接続点
は抵抗１９を介して高電位電源用端子１に接続されてい
る。

１６、２４は内部出力ライン２５の低電位側に選択的な
接続に応答して導通し、高電位側に選択的な接続に応答
して非導通するシッットキバリアダイオード（以下ＳＢ
Ｄと記す）であシ、そのカンードは共に内部出力ライン
２５に接続され、アノードはそれぞれ５ＢＤｎｐｎトラ
ンジスタ４のベースおよび５ＢＤｎｐｎ）ランジスタロ
０ペースに接続されている。

次に回路の動作について説明する。

出力制御回路の入力端子８にロウレベルの信号が入力さ
れると、ｐ　ｎ　ｐ　）ランリスク９が導通となり、そ
の結果５ＢＤｎｐｎ）ランリスタ１０．１１゜１２が非
導通し、５ＢＤｎｐｎ　トランジスタ６ｔｎｐｎトラン
ジスタ７は導通し、内部出力ライン２５は高電位側に接
続されるので、Ｓ　Ｂ　Ｄ］６．２４は非導通となる。

これによシ出力端子３はロウあるいはハイいずれか選択
される。

このように内部出力ライン２５が高電位側に接続されて
いるとき、５ＢＤｎｐｎ）ランジメタ４０ベースにロウ
レベルの言号が入力されると、５ＢＤｎｐｎ　）ランリ
スタ４が非導通となシ、その結果Ｓ　Ｂ　Ｄ　ｎ　ｐ　
ｎ　）ランリスタ５が非導通状態となる。また５ＢＤｎ
ｐｎ）ランリスタ４のコレクタ電位が上昇するため、５
ＢＤｎｐｎ）ランジスタロおよびｎｐｎ　）ランリスク
７は導通する。したがって高電位電源用端子１から抵抗
２３を介して出力端子３に電流が供給され、出力端子３
はノ・イレペルとなる。

５ＢＤｎｐｎ　）ランリスタ４のペースにロウレベルか
らハイレベルに変化する信号が印加されると、５ＢＤｎ
ｐｎ）ランリスタ４が導通して抵抗ｎによシ制限された
コレクタ電流が流れ、５ＢＤｎｐｎトランジスタ５は導
通して出力端子３から電流を吸い込むため、出力端子３
の電位はロウレベルとなる。このとき５ＢＤｎｐｎ　ト
ランジスタ４のコレクタ電位が低下するため、ダーリン
トン接続された５ＢＤｎｐｎトランジスタ６およびｎｐ
ｎトランジスタ７は非導通状態となっている。

次に、入力端子８にハイレベルの信号が入力されると、
ｐｎｐトランジスタ９が非導通となり、その結果、５Ｂ
Ｄｎｐｎ）ランリスタＩＬｎｐｎ）ランリスタ１４は非
導通し、５ＢＤｎｐｎ）ランリスタ１０．１１．１２は
導通して内部出力ライン２５から電流を吸い込むため、
内部出力ライン３の電位がロウレベルとなる。このとき
５ＢＤ１６．２４が導通しアノード電位が下がるので、
このアノードにペースが接続されている５ＢＤｎｐｎ）
ランリスタ４．６０ペ一ス電位が低下するため、出力端
子３が高電位側、低電位側共に選択されない高インピー
ダンス状態となる。

〔発明が解決しようとする課題〕

従来のバイポーラ論理回路は以上のように構成されてい
たので、出力がロウレベルあるいはハイレベルに選択さ
れるイネーブル状態から高インピーダンス状態に変化す
るときに、高インピーダンスへの移行が出力制御回路の
内部出力ラインの電位低下に同期して行なわれるため、
出力が高インピーダンス状態に変化する時間（ディスイ
ネーブル時間）が長いという問題点を有していた。

この発明は上記のような問題点を解消するためになされ
たもので、回路としてのスイッチング時間特に出力ハイ
レベルから高インピーダンスに変化するディスイネ−グ
ル時間を短縮できるバイポーラ論理回路を得ることを目
的とする。

〔課題を解決するための手段〕

この発明に係るバイポーラ論理回路は、高電位点と低電
位点との間に接続された出力端子のロウ。

ハイを指定する信号を、ペースに受ける第１のトランジ
スタがハイ指定の信号を入力して非導通するのに応答し
て導通する第２のトランジスタと、出力端子の高インピ
ーダンスを指定する信号が出力制御回路の入力端子に入
力され、この高インピーダンスの指定に応答して定常的
に導通する出力制御回路を構成している第４のトランジ
スタと、第２のトランジスタと第４のトランジスタとの
間に接続され、第４のトランジスタの導通に応答して導
通する第５のトランジスタを設けたものである０ 〔作用〕 この発明におけるバイポーラ論理回路は、第５のトラン
ジスタの導通するタイミングが第４のトランジスタの導
通するタイミングに近づくので、第２のトランジスタが
導通から非導通に変わる時間が短縮でき、回路としての
スイッチング時間の出力ディスイネーブル時間が短縮で
きる。

〔実施例〕

以下、この発明の一実施例を図について説明する０ 第１図はこの発明によるバイポーラ論理回路の一実施例
を示す回路図で、なお前記従来のものと同一符号は同一
のものである。

図において、１５は出力を高インピーダンスに指定する
信号に同期して導通する出力制御回路を構成するトラン
ジスタに応答して導通して５ＢＤｎｐｎマルチエミツタ
トランジスタで、そのコレクタは５ＢＤｎｐｎ）−ラン
ジスタロのペースに、ペースは抵抗２１を介して高電位
電源用端子１に、エミッタを５ＢＤｎｐｎ）ランリスタ
１０のコレクタおよび内部出力ライン５に接続されてい
る。

次に回路の動作について説明する。

まず、出力制御回路に入力端子８にロウレベルの信号が
入力されると、前記従来の回路と同様に内部出力ライン
２５が高電位側に選択され、出力端子３がロウ、ハイを
指定する信号によシ、高電位側、低電位側のどちらかに
選択される。

次に、入力端子８がロウからハイに変わる信号が入力さ
れると、ｐｎｐトランジスタ９が導通から非導通に変わ
シ、これに応答して５ＢＤｎｐｎトランジスタ１０．１
１が非導通から導通に変わる。

この結果、５ＢＤｎｐｎ）ランリスタ１２およびダーリ
ントン接続された５ＢＤｎｐｎトランジスタ１３とｎｐ
ｎ　）ランリスタ１４が従来のものと同様に導通および
非導通となシ、内部出力ライン２５が低電位側に選択さ
れる。

このとき、５ＢＤｎｐｎマルチエミツ・タトランリスタ
１５が５ＢＤｎ　ｐｎ　トランジスタ１０の非導通から
導通するタイミングで導通する。このタイミングでは５
ＢＤｎｐｎトランジスタ１２が非導通のままであるため
、内部出力ラインは、高電位側を選択されている。

ここで、出力端子３が高電位側に選択されている時に、
入力端子８に高インピーダンスを選択する信号としてロ
ウレベルが印加されると、導通している５ＢＤｎｐｎト
ランジスタ６のペース電荷は、５ＢＤｎｐｎマルチエミ
ツタトランジスタ１５を通り、５ＢＤｎｐｎ）ランリス
タ１０に引き抜かれる。その結果、５ＢＤｎｐｎ）ラン
ジスタロが導通から非導通に変わり、出力端子３が高イ
ンピーダンス状態となる。定常的には５ＢＤｎｐｎトラ
ンジスタ６０ペ一ス電位は、マルチエミッタトランジス
タ１５のＶｏｗ　（コレクターエミッタ間電圧）と５Ｂ
Ｄｎｐｎトランジスタ１２のＶｏｘの和で決まっている
ので、５ＢＤｎｐｎトランジスタ６のペース電位が低い
ので、非導通となっている。

〔発明の効果〕

以上のようにこの発明によれば、５ＢＤｎｐｎトランジ
スタ１０の導通に応答して５ＢＤｎｐｎ）ランリスタ１
５が導通するので、内部出力ラインδの電位が十分下が
らなくても、５ＢＤｎｐｎトランジスタ６０ベース電荷
が５ＢＤｎｐｎトランジスタ１５を通シ、５ＢＤｎｐｎ
トランジスタ１０に引き抜かれる。これによって、従来
のものと比べ回路としてのスイッチング時間、特にノ）
イレベルから高インピーダンスへの出力ディスイネーブ
ル時間が短かいものが得られるという効果がおる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すバイポーラ論理回路
の出力回路の回路図、第２図は従来の／くイボーラ論理
回路の出力回路を示す回路図である。 図において、ｌは高電位電源用端子、２は低電位電源用
端子、３は出力端子、４，５．１０および１５はそれぞ
れ５ＢＤｎｐｎ）ランリスタから成る第１．第３．第４
および第５のトランジスタ、６および７は第２のトラン
ジスタとしてのダーリントン接続された５ＢＤｎｐｎト
ランジスタおよびｎｐｎ　トランジスタ、８は出力制御
回路の入力端子、２５は内部出力ラインでおる。 なお、図中、同一符号は同一　または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　出力端子を低電位点、高電位点のいずれか一方に接続
   あるいはどちらとも接続しないことにより、ロウおよび
   ハイあるいは高インピーダンスの論理出力を行なうバイ
   ポーラ論理回路であって、前記出力端子のロウ、ハイを
   指定する第１の信号を付与する手段と、前記第１の信号
   がベースに入力され、ロウの指定に応答して導通し、ハ
   イの指定に応答して非導通する第１のトランジスタと、
   前記高電位点と前記出力端子との間に接続され、前記第
   １のトランジスタの非導通に応答して導通し、導通に応
   答して非導通する第２のトランジスタと、前記低電位点
   と前記出力端子との間に接続され、前記第１のトランジ
   スタの導通に応答して導通し、非導通に応答して非導通
   する第３のトランジスタと、前記出力端子の高インピー
   ダンスを指定する第２の信号を付与する信号と前記第２
   の信号が入力端子に入力され、高インピーダンスの指定
   に応答して低電位点に選択的に接続される内部出力ライ
   ンを備える出力制御回路と、この出力制御回路の出力ラ
   インが低電位点に選択的に接続されたことに応答して、
   前記第１、２のトランジスタが非導通し、前記出力端子
   を高インピーダンスにする論理回路において、コレクタ
   を前記第２のトランジスタのベースにベースを高電位点
   に、エミッタを前記出力制御回路の内部出力ラインおよ
   び前記第２の信号の高インピーダンスの指定に応答して
   定常的に導通している第４のトランジスタのコレクタに
   接続する第５のマルチエミッタトランジスタを備えるこ
   とを特徴とするバイポーラ論理回路。