JPS6373716A - 論理回路 - Google Patents
論理回路Info
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- JPS6373716A JPS6373716A JP21857686A JP21857686A JPS6373716A JP S6373716 A JPS6373716 A JP S6373716A JP 21857686 A JP21857686 A JP 21857686A JP 21857686 A JP21857686 A JP 21857686A JP S6373716 A JPS6373716 A JP S6373716A
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- 230000004888 barrier function Effects 0.000 abstract description 14
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は論理回路に関し、特に例えばＡＬＳＴ Ｔ
Ｌ （Ａｄｖａｎｃｅ Ｌｏｗ ｐｏｗｅｒ ５ｃｈｏ
ｔｔｋｙ Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏ
ｒ Ｌｏｇｉｃ）の出力回路に関するものである。
Ｌ （Ａｄｖａｎｃｅ Ｌｏｗ ｐｏｗｅｒ ５ｃｈｏ
ｔｔｋｙ Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏ
ｒ Ｌｏｇｉｃ）の出力回路に関するものである。
〔従来の技術）
従来、この種のＡＬＳＴＴＬの出力回路としては、例え
ば°８４年三菱半導体データブックバイポーラディジタ
ルＩＣ＜ＡＬＳＴＴＬ＞編２−１５頁に示されたものが
知られている。
ば°８４年三菱半導体データブックバイポーラディジタ
ルＩＣ＜ＡＬＳＴＴＬ＞編２−１５頁に示されたものが
知られている。
第２図はこの文献に記載された出力等価回路を示すもの
であり、図において、１は高電位電源接続用端子、２は
低電位電源接続用端子、３は出ツノ端子である。出力端
子３のロウ、ハイを指定する信号は、ショットキバリア
ダイオード付ｎｐｎトランジスタく以下５ＢＤｎｐｎト
ランジスタと配す）４のベースに与えられる。５は５Ｂ
Ｄｎｐｎトランジスタ４の導通に応答して導通し、出力
端子３を低電位側に選択的に接続するための５ＢＤｎｐ
ｎトランジスタであり、そのコレクタは出力端子３に接
続され、エミッタは低電位電源接続用端子２に接続され
、ベースは５ＢＤｎｐｎトランジスタ４のエミッタに接
続される。６は５ＢＤｎｐｎｔ−ランジスタ５の導通か
ら非導通への状態反転時にそのベース電荷を引抜くため
の３８Ｄｎｐｎトランジスタであり、そのコレクタおよ
びベース番、ｔそれぞれ抵抗７および８を介して、５Ｂ
Ｄｎｐｎトランジスタ４のエミッタと５ＢＤｎｐｎトラ
ンジスタ５のベースとの接続点に接続され、そのエミッ
タは低電位電源接続用端子２に接続される。５ＢＤｎｐ
ｎトランジスタ６のエミッタ面積は５ＢＤｎｐｎトラン
ジスタ５のエミッタ面積の約１１５程度に形成され、５
ＢＤｎｐｎトランジスタ６のベース・エミッタ間電圧を
大きくすることにより、５ＢＤｎｌ）ｎトランジスタ５
の導通から非導通状態への反転時にのみ５ＢＤｎｐｎト
ランジスタ６が過渡的に導通するように構成しである。
であり、図において、１は高電位電源接続用端子、２は
低電位電源接続用端子、３は出ツノ端子である。出力端
子３のロウ、ハイを指定する信号は、ショットキバリア
ダイオード付ｎｐｎトランジスタく以下５ＢＤｎｐｎト
ランジスタと配す）４のベースに与えられる。５は５Ｂ
Ｄｎｐｎトランジスタ４の導通に応答して導通し、出力
端子３を低電位側に選択的に接続するための５ＢＤｎｐ
ｎトランジスタであり、そのコレクタは出力端子３に接
続され、エミッタは低電位電源接続用端子２に接続され
、ベースは５ＢＤｎｐｎトランジスタ４のエミッタに接
続される。６は５ＢＤｎｐｎｔ−ランジスタ５の導通か
ら非導通への状態反転時にそのベース電荷を引抜くため
の３８Ｄｎｐｎトランジスタであり、そのコレクタおよ
びベース番、ｔそれぞれ抵抗７および８を介して、５Ｂ
Ｄｎｐｎトランジスタ４のエミッタと５ＢＤｎｐｎトラ
ンジスタ５のベースとの接続点に接続され、そのエミッ
タは低電位電源接続用端子２に接続される。５ＢＤｎｐ
ｎトランジスタ６のエミッタ面積は５ＢＤｎｐｎトラン
ジスタ５のエミッタ面積の約１１５程度に形成され、５
ＢＤｎｐｎトランジスタ６のベース・エミッタ間電圧を
大きくすることにより、５ＢＤｎｌ）ｎトランジスタ５
の導通から非導通状態への反転時にのみ５ＢＤｎｐｎト
ランジスタ６が過渡的に導通するように構成しである。
９および１０はそれぞれダーリントン接続された５ＢＤ
ｎｐｎトランジスタ９およびｎｐｎトランジスタ１０で
あり、等測的には１つのトランジスタ素子と考えてよく
、５ＢＤｎｐｎトランジスタ４の非導通に応答して導通
し、出力端子３を高電位側に選択的に接続するためのも
のである。ｎｐｎトランジスタ１０のエミッタは出力端
子３に接続され、５ＢＤｎｐｒｌランジスタ９およびｎ
ｐｎトランジスタ１０のコレクタは互いに接続されて抵
抗１１を介して高電位電源接続用端子１に接続され、ま
た５ＢＤｎｌ）ｎｌ−ランジスタ９のエミッタおよびｎ
ｐｎトランジスタ１０のベースは互いに接続されて抵抗
１２を介して出力端子３に接続されるとともに、さらに
ｎｐｎトランジスタ１０の導通から非導通への状態反転
時にそのベース電荷を引抜くためのショットキバリアダ
イオード１３を介して、５ＢＤｎｐｎトランジスタ４の
コレクタに接続される。５ＢＤｎｐｎトランジスタ９の
ベースは５ＢＤｎｐｎトランジスタ４のコレクタに接続
され、その接続点は抵抗１４を介して高電位電源接続用
端子１に接続される。
ｎｐｎトランジスタ９およびｎｐｎトランジスタ１０で
あり、等測的には１つのトランジスタ素子と考えてよく
、５ＢＤｎｐｎトランジスタ４の非導通に応答して導通
し、出力端子３を高電位側に選択的に接続するためのも
のである。ｎｐｎトランジスタ１０のエミッタは出力端
子３に接続され、５ＢＤｎｐｒｌランジスタ９およびｎ
ｐｎトランジスタ１０のコレクタは互いに接続されて抵
抗１１を介して高電位電源接続用端子１に接続され、ま
た５ＢＤｎｌ）ｎｌ−ランジスタ９のエミッタおよびｎ
ｐｎトランジスタ１０のベースは互いに接続されて抵抗
１２を介して出力端子３に接続されるとともに、さらに
ｎｐｎトランジスタ１０の導通から非導通への状態反転
時にそのベース電荷を引抜くためのショットキバリアダ
イオード１３を介して、５ＢＤｎｐｎトランジスタ４の
コレクタに接続される。５ＢＤｎｐｎトランジスタ９の
ベースは５ＢＤｎｐｎトランジスタ４のコレクタに接続
され、その接続点は抵抗１４を介して高電位電源接続用
端子１に接続される。
次に以上のように構成された回路の動作について説明す
る。まず５ＢＤｎｐｒｌランジスタ４のベースにハイレ
ベルの信号が入力されると、５８Ｄｎｐｎトランジスタ
４および５が導通して出力端子３から電流を吸い込むた
め、出力端子３の電ＩＱはロウレベルとなる。このとき
５ＢＤｎｐｎトランジスタ４のコレクタ電位が低下する
ため、ダーリントン接続された５ＢＤｎｐｎトランジス
タ９およびｎｐｒＢ−ランジスタ１０は非導通状態とな
っている。
る。まず５ＢＤｎｐｒｌランジスタ４のベースにハイレ
ベルの信号が入力されると、５８Ｄｎｐｎトランジスタ
４および５が導通して出力端子３から電流を吸い込むた
め、出力端子３の電ＩＱはロウレベルとなる。このとき
５ＢＤｎｐｎトランジスタ４のコレクタ電位が低下する
ため、ダーリントン接続された５ＢＤｎｐｎトランジス
タ９およびｎｐｒＢ−ランジスタ１０は非導通状態とな
っている。
次に５ＢＤｎｐｎｔ−ランジスタ４のベースにロウレベ
ルの信号が入力されると、５ｓｏｎｐｎトランジスタ４
が非導通になってそのコレクタ電位が上昇するため、５
ＢＤｎｐｎトランジスタ９およびｎｐｎトランジスタ１
０は導通する。したがって高電位電源接続用端子１から
抵抗１１を介して出力端子３に電流が供給されるが、こ
のとき５８Ｄｎｐｎトランジスタ５は未だ非導通の状態
になっていないため供給された電流は５ＢＤｒｌｎトラ
ンジスタ５のコレクタ電流として流れ、５ＢＤｎｐｎト
ランジスタ５のベース電位が上昇して５ＢＤｎｐｎトラ
ンジスタ６が過渡的に導通する。
ルの信号が入力されると、５ｓｏｎｐｎトランジスタ４
が非導通になってそのコレクタ電位が上昇するため、５
ＢＤｎｐｎトランジスタ９およびｎｐｎトランジスタ１
０は導通する。したがって高電位電源接続用端子１から
抵抗１１を介して出力端子３に電流が供給されるが、こ
のとき５８Ｄｎｐｎトランジスタ５は未だ非導通の状態
になっていないため供給された電流は５ＢＤｒｌｎトラ
ンジスタ５のコレクタ電流として流れ、５ＢＤｎｐｎト
ランジスタ５のベース電位が上昇して５ＢＤｎｐｎトラ
ンジスタ６が過渡的に導通する。
これにより５ＢＤｎｐｎトランジスタ５のベース電荷が
引き抜かれて、５ＢＤｎｐｎトランジスタ５は非導通状
態となり、出力端子３の電位はハイレベルとなる。
引き抜かれて、５ＢＤｎｐｎトランジスタ５は非導通状
態となり、出力端子３の電位はハイレベルとなる。
そして５ＢＤｎｌ）ｎトランジスタ４は、低電位電源用
端子２の電位を基準として、５ＢＤｎｐｎトランジスタ
５のベース・エミッタ間電圧Ｖ ＢＦ２と５８Ｄｎｐｎ
トランジスタ４のベース・エミッタ間電圧■８［４との
和よりもベースに印加される信号の電圧レベルが高いと
導通し、低いと非導通になるものである。
端子２の電位を基準として、５ＢＤｎｐｎトランジスタ
５のベース・エミッタ間電圧Ｖ ＢＦ２と５８Ｄｎｐｎ
トランジスタ４のベース・エミッタ間電圧■８［４との
和よりもベースに印加される信号の電圧レベルが高いと
導通し、低いと非導通になるものである。
ところで、上記のように構成された回路では、５ＢＤｎ
ｐｎトランジスタ４が非導通となった後に、５ＢＤｎｐ
ｎトランジスタ９およびｎｐｎトランジスタ１０が導通
になることをうけて５ＢＤｎρｎトランジスタ６が過渡
的に導通し、５ＢＤｎｐｎトランジスタ５を非導通にし
ているが、５ＢＤｎｐｎトランジスタ６が非導通から導
通になる時間は遅く、かつ導通時も抵抗８で電流値が１
ｌｉｌｌ限される（抵抗８の抵抗値は一般的に３〜４に
Ω程度で時定数が大きい）ため、回路としてのスイッチ
ング時間の出力ロウ、ハイ伝搬時間が良いという問題を
有していた。
ｐｎトランジスタ４が非導通となった後に、５ＢＤｎｐ
ｎトランジスタ９およびｎｐｎトランジスタ１０が導通
になることをうけて５ＢＤｎρｎトランジスタ６が過渡
的に導通し、５ＢＤｎｐｎトランジスタ５を非導通にし
ているが、５ＢＤｎｐｎトランジスタ６が非導通から導
通になる時間は遅く、かつ導通時も抵抗８で電流値が１
ｌｉｌｌ限される（抵抗８の抵抗値は一般的に３〜４に
Ω程度で時定数が大きい）ため、回路としてのスイッチ
ング時間の出力ロウ、ハイ伝搬時間が良いという問題を
有していた。
この発明は上記のような問題点を解消するためになされ
たものであり、回路としてのスイッチング時間の出力ロ
ウ、ハイ伝搬時間を短縮できる論理回路を得ることを目
的とするものである。
たものであり、回路としてのスイッチング時間の出力ロ
ウ、ハイ伝搬時間を短縮できる論理回路を得ることを目
的とするものである。
この発明に係る論理回路は、出力端子のロウ。
ハイを指定する信号がベースに入力され、ロウの指定に
応答して導通し、ハイの指定に応答して非導通する第１
のトランジスタと、高電位点と前記出力端子との間に接
続され、前記第１のトランジスタの非導通に応答して導
通し、導通に応答して非導通する第２のトランジスタと
、低電位点と前記出力端子との間に接続され、前記第１
のトランジスタの導通に応答して導通し、非導通に応答
して非導通する第３のトランジスタと、前記第３のトラ
ンジスタのベースと前記低電位点との間に接続され、前
記指定信号のロウの指定に応答して非導通し、ハイの指
定に応答して導通する第４のトランジスタとを設けたも
のである。
応答して導通し、ハイの指定に応答して非導通する第１
のトランジスタと、高電位点と前記出力端子との間に接
続され、前記第１のトランジスタの非導通に応答して導
通し、導通に応答して非導通する第２のトランジスタと
、低電位点と前記出力端子との間に接続され、前記第１
のトランジスタの導通に応答して導通し、非導通に応答
して非導通する第３のトランジスタと、前記第３のトラ
ンジスタのベースと前記低電位点との間に接続され、前
記指定信号のロウの指定に応答して非導通し、ハイの指
定に応答して導通する第４のトランジスタとを設けたも
のである。
この発明における第４のトランジスタは、第１のトラン
ジスタが導通から非導通に切り替わるタイミングとほぼ
同時に非導通から導通に切り替わり、第３のトランジス
タのベース電荷を引き扱いて当該筒３のトランジスタの
導通から非導通への切り替わりタイミングを早めるので
、第２のトランジスタが導通して高電位点から出力端子
に電流を供給開始するとほぼ同時に、第３のトランジス
タが非導通して出力端子から低電位点への電流の吸込み
を停止し、回路としてのスイッチング時間の出力ロウ、
ハイ伝搬時間が短縮される。
ジスタが導通から非導通に切り替わるタイミングとほぼ
同時に非導通から導通に切り替わり、第３のトランジス
タのベース電荷を引き扱いて当該筒３のトランジスタの
導通から非導通への切り替わりタイミングを早めるので
、第２のトランジスタが導通して高電位点から出力端子
に電流を供給開始するとほぼ同時に、第３のトランジス
タが非導通して出力端子から低電位点への電流の吸込み
を停止し、回路としてのスイッチング時間の出力ロウ、
ハイ伝搬時間が短縮される。
第１図はこの発明による論理回路の一実施例を示す回路
図であり、第２図の出力等価回路の５ＢＤｎｐｎトラン
ジスタ６（第４のトランジスタ）のベースを、レベルシ
フト用のショットキバリアダイオード１５を介して、５
ＢＤｎｐｎトランジスタ１６のコレクタに接続した構成
となっている。
図であり、第２図の出力等価回路の５ＢＤｎｐｎトラン
ジスタ６（第４のトランジスタ）のベースを、レベルシ
フト用のショットキバリアダイオード１５を介して、５
ＢＤｎｐｎトランジスタ１６のコレクタに接続した構成
となっている。
ショットキバリアダイオード１５の７ノードと５ＢＤｎ
ｐｎトランジスタ１６のコレクタとの接続点は、抵抗１
７を介して高電位電源接続用端子１に接続される。
ｐｎトランジスタ１６のコレクタとの接続点は、抵抗１
７を介して高電位電源接続用端子１に接続される。
５ＢＤｎＤｎトランジスタ１６のベースは５ＢＤｎｐｎ
トランジスタ４（第１のトランジスタ）のベースに接続
されて、出力端子３のロウ、ハイを指定する信号が共通
に与えられ、またそのエミッタは、５ＢＤｎｐｎｔ−ラ
ンジスタ４のエミッタと５ＢＤｎｌ）ｎトランジスタ５
（第３のトランジスタ）のベースとの接続点Ａに接続さ
れる。接続点ＡとＳ Ｂ Ｄ ｎ ｐ ｎ”トランジス
タ６のコレクタとの間には、第２図の抵抗８に代えて、
５ＢＯｎ。
トランジスタ４（第１のトランジスタ）のベースに接続
されて、出力端子３のロウ、ハイを指定する信号が共通
に与えられ、またそのエミッタは、５ＢＤｎｐｎｔ−ラ
ンジスタ４のエミッタと５ＢＤｎｌ）ｎトランジスタ５
（第３のトランジスタ）のベースとの接続点Ａに接続さ
れる。接続点ＡとＳ Ｂ Ｄ ｎ ｐ ｎ”トランジス
タ６のコレクタとの間には、第２図の抵抗８に代えて、
５ＢＯｎ。
ｎトランジスタ６の導通時に接続点Ａの電位を所定レベ
ルに維持しておくためのレベルシフト用のショットキバ
リアダイオード１８が、そのアノードが上記接続点Ａに
接続されかつカソードが５ＢＤｎＤｎトランジスタ６の
コレクタに接続されるようにして挿入される。
ルに維持しておくためのレベルシフト用のショットキバ
リアダイオード１８が、そのアノードが上記接続点Ａに
接続されかつカソードが５ＢＤｎＤｎトランジスタ６の
コレクタに接続されるようにして挿入される。
また５ＢＤｎｐｎトランジスタ４および１６のベースの
接続点Ｂと５ＢＤｎｐｎトランジスタ６のコレクタとの
間には、５ＢＤｎｌ）ｎトランジスタ６の導通時に接続
点Ｂの電位を所定レベルに維持し、Ａ−８間すなわち５
ＢＤｎｏｎトランジスタ４ Ｊ５よび１６のベース・エ
ミッタ間を所定電圧にクランプしておくためのレベルシ
フト用のショットキバリアダイオード１９および２０が
、ショットキバリアダイオード１９のアノードが接続点
Ｂに接続されかつショットキバリアダイオード２０のカ
ソードが５ＢＤｎｐｎトランジスタ６のコレクタに接続
されるようにして直列に挿入される。
接続点Ｂと５ＢＤｎｐｎトランジスタ６のコレクタとの
間には、５ＢＤｎｌ）ｎトランジスタ６の導通時に接続
点Ｂの電位を所定レベルに維持し、Ａ−８間すなわち５
ＢＤｎｏｎトランジスタ４ Ｊ５よび１６のベース・エ
ミッタ間を所定電圧にクランプしておくためのレベルシ
フト用のショットキバリアダイオード１９および２０が
、ショットキバリアダイオード１９のアノードが接続点
Ｂに接続されかつショットキバリアダイオード２０のカ
ソードが５ＢＤｎｐｎトランジスタ６のコレクタに接続
されるようにして直列に挿入される。
５ＢＤｎｌ）ｎトランジスタ６のベースは抵抗２１を介
して、またエミッタは直接に低電位電源接続用端子２に
接続される。他の構成は第２図と同様である。
して、またエミッタは直接に低電位電源接続用端子２に
接続される。他の構成は第２図と同様である。
次に以上のように構成された回路の動作について説明す
る。まず５ＢＤｎｌ）ｎトランジスタ４および１６のベ
ースにハイレベルの信号が入力されると、５ｓｏｎｐｎ
トランジスタ４および１６は導通する。すると接続点Ａ
の電位が上昇して５ＢＤｎｐｎトランジスタ５の閾値レ
ベルを越え、５ＢＤｎｐｎトランジスタ５が導通して出
力端子３から電流を吸い込むため、出力端子３の電位は
ロウレベルとなる。
る。まず５ＢＤｎｌ）ｎトランジスタ４および１６のベ
ースにハイレベルの信号が入力されると、５ｓｏｎｐｎ
トランジスタ４および１６は導通する。すると接続点Ａ
の電位が上昇して５ＢＤｎｐｎトランジスタ５の閾値レ
ベルを越え、５ＢＤｎｐｎトランジスタ５が導通して出
力端子３から電流を吸い込むため、出力端子３の電位は
ロウレベルとなる。
このとき５ＢＤｎｐｎトランジスタ４のコレクタ電位が
５ＢＤｎｏｎトランジスタ９０間値レベル以下に低下す
るため、等測的には１つのトランジスタ（第２のトラン
ジスタ）と同等のダーリントン接続されたＳＢ［）ｎｐ
ｎｔ−ランジスタ９およびｎｐｎｔ−ランジスタ１０は
非導通状態となっている。また５８Ｄｎｐｎトランジス
タ６のベース電位は、５ｓｏｎｐｎトランジスタ１６の
コレクタ電位よりもショットキバリアダイオード１５の
電圧時下分だけ低い値であり、５ＢＤｎｐｎトランジス
タ１６の導通時には５ＢＤｎｐｎトランジスタ６の閾値
レベル以下に低下するので、ＳＢ［）ｎｐｒＢ−ランジ
スタロは非導通状態となっている。
５ＢＤｎｏｎトランジスタ９０間値レベル以下に低下す
るため、等測的には１つのトランジスタ（第２のトラン
ジスタ）と同等のダーリントン接続されたＳＢ［）ｎｐ
ｎｔ−ランジスタ９およびｎｐｎｔ−ランジスタ１０は
非導通状態となっている。また５８Ｄｎｐｎトランジス
タ６のベース電位は、５ｓｏｎｐｎトランジスタ１６の
コレクタ電位よりもショットキバリアダイオード１５の
電圧時下分だけ低い値であり、５ＢＤｎｐｎトランジス
タ１６の導通時には５ＢＤｎｐｎトランジスタ６の閾値
レベル以下に低下するので、ＳＢ［）ｎｐｒＢ−ランジ
スタロは非導通状態となっている。
次に５ＢＤｎｐｎトランジスタ４および１６のベースに
ロウレベルの信号が入力されると、５ＢＤｎｐｎ）−ラ
ンジスタ４および１６は非導通になる。すると５ＢＤｎ
ｐｒ＋トランジスタ４のコレクタ電位が上昇して、ダー
リントン接続されたＳＢＤ ｎ ｐ ｎ ｔ−ランジス
タ９およびｎｐｎトランジスタ１０は導通する。また５
ＢＤｎｐｒ＋トランジスタ１６のコレクタ電位が上昇し
て５ＢＤｎｐｎトランジスタ６のベース電位が上昇する
ため、５ＢＤｎｐｎトランジスタ６も同時に導通する。
ロウレベルの信号が入力されると、５ＢＤｎｐｎ）−ラ
ンジスタ４および１６は非導通になる。すると５ＢＤｎ
ｐｒ＋トランジスタ４のコレクタ電位が上昇して、ダー
リントン接続されたＳＢＤ ｎ ｐ ｎ ｔ−ランジス
タ９およびｎｐｎトランジスタ１０は導通する。また５
ＢＤｎｐｒ＋トランジスタ１６のコレクタ電位が上昇し
て５ＢＤｎｐｎトランジスタ６のベース電位が上昇する
ため、５ＢＤｎｐｎトランジスタ６も同時に導通する。
このため、５ＢＤｎｐｎｔ−ランジスタ５のベース電荷
がショットキバリアダイオード１８Ｊ３よび５ＢＤｎｐ
ｒｌランジスタロを通して急速に汰け、接続点Ａの電位
が急速に低下するため、５８Ｄｎｐｎトランジスタ５は
ダーリントン接続された５ｓｏｎｐｎトランジスタ９お
よびｎｐｎトランジスタ１０の導通とほぼ同時に非導通
となる。したがって高電位電源接続用端子１からｎｐｎ
ｌ−ランジスタ１０を通じて出力端子３に供給された電
流は、従来のように５ＢＤｎｐｎトランジスタ５に吸い
込まれることなく、出力端子３を直ちにハイレベルに押
し上げる。
がショットキバリアダイオード１８Ｊ３よび５ＢＤｎｐ
ｒｌランジスタロを通して急速に汰け、接続点Ａの電位
が急速に低下するため、５８Ｄｎｐｎトランジスタ５は
ダーリントン接続された５ｓｏｎｐｎトランジスタ９お
よびｎｐｎトランジスタ１０の導通とほぼ同時に非導通
となる。したがって高電位電源接続用端子１からｎｐｎ
ｌ−ランジスタ１０を通じて出力端子３に供給された電
流は、従来のように５ＢＤｎｐｎトランジスタ５に吸い
込まれることなく、出力端子３を直ちにハイレベルに押
し上げる。
このとき接続点Ａの電位は、５ｓｏｎｐｎトランジスタ
６のエミッタ・コレクタ間電圧降下ｖｃ［と、ショット
キバリアダイオード１８の電圧降下ｖＦとの和にクラン
プされ、接続点Ｂの電位は、５ｓｏｎｐｎｔ−ランジス
タロのエミッタ・コレクタ間電圧降下Ｖｃ「と、ショッ
トキバリアダイオードｉ９．２０の電圧時下２ＶＦとの
和にクランブされているので、入力信号がロウレベルの
ときに５ＢＤｎｐｒ１ランジスタ４および１６が不要に
導通することなく、また入力信号がロウレベルからハイ
レベルに変化したときには、５ｓｏｎｐｎ１−ランジス
タ４，５および１６の素早い導通が行なわれる。
６のエミッタ・コレクタ間電圧降下ｖｃ［と、ショット
キバリアダイオード１８の電圧降下ｖＦとの和にクラン
プされ、接続点Ｂの電位は、５ｓｏｎｐｎｔ−ランジス
タロのエミッタ・コレクタ間電圧降下Ｖｃ「と、ショッ
トキバリアダイオードｉ９．２０の電圧時下２ＶＦとの
和にクランブされているので、入力信号がロウレベルの
ときに５ＢＤｎｐｒ１ランジスタ４および１６が不要に
導通することなく、また入力信号がロウレベルからハイ
レベルに変化したときには、５ｓｏｎｐｎ１−ランジス
タ４，５および１６の素早い導通が行なわれる。
モして５ＢＤｎｐｎトランジスタ４および１６は、低電
位電源接続用端子２の電位を基準として、５ＢＤｎｐｎ
トランジスタ５のベース・エミッタ間電圧ｖＢＥ５と５
ＢＤｎｐｎトランジスタ４のベース・エミッタ間電圧Ｖ
８［４との和よりもベースに印加される信号が高いと導
通し、低いと非導通となるものである。
位電源接続用端子２の電位を基準として、５ＢＤｎｐｎ
トランジスタ５のベース・エミッタ間電圧ｖＢＥ５と５
ＢＤｎｐｎトランジスタ４のベース・エミッタ間電圧Ｖ
８［４との和よりもベースに印加される信号が高いと導
通し、低いと非導通となるものである。
なお上記実施例では、５ＢＤｎｐｎトランジスタおよび
ショットキバリアダイオードを用いた回路について説明
したが、回路に適切な変更を加えることにより他のトラ
ンジスタやダイオードを使用することも可能である。ま
たダーリントン接続された５ＢＤｎｐｎトランジスタ９
およびｎｐｎトランジスタ１０は機能的には、１つのト
ランジスタ素子と等価である。
ショットキバリアダイオードを用いた回路について説明
したが、回路に適切な変更を加えることにより他のトラ
ンジスタやダイオードを使用することも可能である。ま
たダーリントン接続された５ＢＤｎｐｎトランジスタ９
およびｎｐｎトランジスタ１０は機能的には、１つのト
ランジスタ素子と等価である。
以上説明したようにこの発明によれば、出力端子と低電
位点との間に接続された第３のトランジスタのベース電
荷を引抜くための第４のトランジスタを、出力端子のハ
イを指示する信号の付与に応じて導通させるようにした
ので、第３のトランジスタの導通から非導通への切り替
わりタイミングが早まり、回路としてスイッチング時開
の出ノｊロウ、ハイ伝搬時間が短くなる効果がある。
位点との間に接続された第３のトランジスタのベース電
荷を引抜くための第４のトランジスタを、出力端子のハ
イを指示する信号の付与に応じて導通させるようにした
ので、第３のトランジスタの導通から非導通への切り替
わりタイミングが早まり、回路としてスイッチング時開
の出ノｊロウ、ハイ伝搬時間が短くなる効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来のＡＬＳＴＴＬの出力回路を示す回路図である。 図において、１は高電位電源接続用端子、２は低電位電
源接続用端子、３は出力端子、４，５および６はそれぞ
れ５ＢＤｎｐｎトランジスタから成る第１．第３および
第４のトランジスタ、９および１０は第２のトランジス
タとしてのダーリントン接続された５ＢＤｎｐｎトラン
ジスタおよびｎｐｎトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図
来のＡＬＳＴＴＬの出力回路を示す回路図である。 図において、１は高電位電源接続用端子、２は低電位電
源接続用端子、３は出力端子、４，５および６はそれぞ
れ５ＢＤｎｐｎトランジスタから成る第１．第３および
第４のトランジスタ、９および１０は第２のトランジス
タとしてのダーリントン接続された５ＢＤｎｐｎトラン
ジスタおよびｎｐｎトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図
Claims (5)
- （１）出力端子を低電位点および高電位点のいずれか一
方に選択的に接続することによりロウおよびハイの論理
出力を行なう論理回路であって、前記出力端子のロウ、
ハイを指定する信号がベースに入力され、ロウの指定に
応答して導通し、ハイの指定に応答して非導通する第１
のトランジスタと、 前記高電位点と前記出力端子との間に接続され、前記第
１のトランジスタの非導通に応答して導通し、導通に応
答して非導通する第２のトランジスタと、 前記低電位点と前記出力端子との間に接続され、前記第
１のトランジスタの導通に応答して導通し、非導通に応
答して非導通する第３のトランジスタと、 前記第３のトランジスタのベースと前記低電位点との間
に接続され、前記指定信号のロウの指定に応答して非導
通し、ハイの指定に応答して導通する第４のトランジス
タとを備える論理回路。 - （２）前記第１のトランジスタのコレクタは前記第２の
トランジスタのベースに接続されかつ前記高電位点へと
導かれ、 前記第１のトランジスタのエミッタは前記第３のトラン
ジスタのベースに接続され、 前記第４のトランジスタのコレクタは前記第３のトラン
ジスタのベースに接続され、エミッタは前記低電位点に
接続される、特許請求の範囲第１項記載の論理回路。 - （３）前記第１のトランジスタのエミッタと前記第３の
トランジスタのベースとの接続点と、前記第４のトラン
ジスタのコレクタとの間に第１のレベルシフト用のダイ
オードを挿入した、特許請求の範囲第２項記載の論理回
路。 - （４）前記レベルシフト用ダイオードと前記第４のトラ
ンジスタのコレクタとの接続点と、前記第１のトランジ
スタのベースとの間に第２のレベルシフト用のダイオー
ドを挿入した、特許請求の範囲第３項記載の論理回路。 - （５）ベースが前記第１のトランジスタのベースに接続
され、コレクタが前記高電位点へと導かれるとともに第
３のレベルシフト用のダイオードを介して前記第４のト
ランジスタのベースに接続され、エミッタが前記第３の
トランジスタのベースに接続された第５のトランジスタ
をさらに備える、特許請求の範囲第２項ないし第４項の
いずれかに記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21857686A JPS6373716A (ja) | 1986-09-16 | 1986-09-16 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21857686A JPS6373716A (ja) | 1986-09-16 | 1986-09-16 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373716A true JPS6373716A (ja) | 1988-04-04 |
Family
ID=16722109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21857686A Pending JPS6373716A (ja) | 1986-09-16 | 1986-09-16 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373716A (ja) |
-
1986
- 1986-09-16 JP JP21857686A patent/JPS6373716A/ja active Pending
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