JP2728039B2 - Ｅｃｌ−ｃｍｏｓレベル変換回路 - Google Patents
Ｅｃｌ−ｃｍｏｓレベル変換回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＥＣＬ−ＣＭＯＳレ
ベル変換に関し、特に論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路に関する。
ベル変換に関し、特に論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路に関する。
【０００２】
【従来の技術】従来の論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路の構成を示す図５を参照すると、この
従来のＥＣＬ−ＣＭＯＳレベル変換回路は、入力端子Ａ
とバイポーラトランジスタ（Ｑ３１，Ｑ３２）と負荷抵
抗（Ｒ３１，Ｒ３２）とで構成されるバイポーラ差動増
幅器５１と、ＭＯＳＦＥＴ（Ｔ３１，Ｔ３２，Ｔ４１，
Ｔ４２）で構成されるＣＭＯＳ差動増幅器５２と、入力
端子Ｂとバイポーラトランジスタ（Ｑ３３，Ｑ３４）と
負荷抵抗（Ｒ３３，Ｒ３４）とで構成されるバイポーラ
差動増幅器５４と、ＭＯＳＦＥＴ（Ｔ３３，Ｔ３４，Ｔ
４３，Ｔ４４）で構成されるＣＭＯＳ増幅器５５と、Ｃ
ＭＯＳ増幅器５２および５３の出力のそれぞれを受けＭ
ＯＳＦＥＴ（Ｔ３５，Ｔ３６，Ｔ４５，Ｔ４６）からな
るＣＭＯＳ論理回路を有する。
Ｓレベル変換回路の構成を示す図５を参照すると、この
従来のＥＣＬ−ＣＭＯＳレベル変換回路は、入力端子Ａ
とバイポーラトランジスタ（Ｑ３１，Ｑ３２）と負荷抵
抗（Ｒ３１，Ｒ３２）とで構成されるバイポーラ差動増
幅器５１と、ＭＯＳＦＥＴ（Ｔ３１，Ｔ３２，Ｔ４１，
Ｔ４２）で構成されるＣＭＯＳ差動増幅器５２と、入力
端子Ｂとバイポーラトランジスタ（Ｑ３３，Ｑ３４）と
負荷抵抗（Ｒ３３，Ｒ３４）とで構成されるバイポーラ
差動増幅器５４と、ＭＯＳＦＥＴ（Ｔ３３，Ｔ３４，Ｔ
４３，Ｔ４４）で構成されるＣＭＯＳ増幅器５５と、Ｃ
ＭＯＳ増幅器５２および５３の出力のそれぞれを受けＭ
ＯＳＦＥＴ（Ｔ３５，Ｔ３６，Ｔ４５，Ｔ４６）からな
るＣＭＯＳ論理回路を有する。
【０００３】すなわち、従来の論理機能を有するＥＣＬ
−ＣＭＯＳレベル変換回路は、図５に示すように、バイ
ポーラの差動増幅器と、ＣＭＯＳの差動増幅器と、ＣＭ
ＯＳの論理回路とを有してその論理段数が３段構成にな
っている。
−ＣＭＯＳレベル変換回路は、図５に示すように、バイ
ポーラの差動増幅器と、ＣＭＯＳの差動増幅器と、ＣＭ
ＯＳの論理回路とを有してその論理段数が３段構成にな
っている。
【０００４】次に図６の信号波形図を併せて参照して、
図５に示す従来例のＥＣＬ−ＣＭＯＳレベル変換回路の
回路動作について説明する。入力端子Ａ，ＢにはＥＣＬ
レベルの信号を入力し、基準電位Ｖｒｅｆより高いレベ
ルを高レベル、基準電位Ｖｒｅｆより低いレベルを低レ
ベルと呼ぶことにする。
図５に示す従来例のＥＣＬ−ＣＭＯＳレベル変換回路の
回路動作について説明する。入力端子Ａ，ＢにはＥＣＬ
レベルの信号を入力し、基準電位Ｖｒｅｆより高いレベ
ルを高レベル、基準電位Ｖｒｅｆより低いレベルを低レ
ベルと呼ぶことにする。
【０００５】時刻ｔ１において、入力端子Ａに低レベル
の信号を加えると、ＮＰＮトランジスタＱ３１はオフ，
ＮＰＮトランジスタＱ３２はオンするので、トランジス
タＱ３１のコレクタ電位は高電位Ｖｃｃまで上がり、ト
ランジスタＱ３２のコレクタ電位は電流Ｉ３１と抵抗Ｒ
３２の積で決まる電圧分だけ高電位Ｖｃｃから下がる。
従ってＭＯＳトランジスタＴ３１はオンし、ＭＯＳトラ
ンジスタＴ４１に電流が流れ、ＭＯＳトランジスタＴ４
２がオンする。またＭＯＳトランジスタＴ３２はオフに
なるので接続点Ａ′のレベルは低電位ＶＥＥになる。
の信号を加えると、ＮＰＮトランジスタＱ３１はオフ，
ＮＰＮトランジスタＱ３２はオンするので、トランジス
タＱ３１のコレクタ電位は高電位Ｖｃｃまで上がり、ト
ランジスタＱ３２のコレクタ電位は電流Ｉ３１と抵抗Ｒ
３２の積で決まる電圧分だけ高電位Ｖｃｃから下がる。
従ってＭＯＳトランジスタＴ３１はオンし、ＭＯＳトラ
ンジスタＴ４１に電流が流れ、ＭＯＳトランジスタＴ４
２がオンする。またＭＯＳトランジスタＴ３２はオフに
なるので接続点Ａ′のレベルは低電位ＶＥＥになる。
【０００６】時刻ｔ３において、入力端子Ａに高レベル
の信号を加えると、トランジスタＱ３１はオン，トラン
ジスタＱ３２はオフするので、トランジスタＱ３１のコ
レクタ電位は電流Ｉ３１と抵抗Ｒ３１の積で決まる電圧
分だけ電位Ｖｃｃから下がり、トランジスタＱ３２のコ
レクタ電位は高電位Ｖｃｃまで上がる。従ってトランジ
スタＴ３１はオンになるので接続点Ａ′のレベルは高電
位Ｖｃｃになる。
の信号を加えると、トランジスタＱ３１はオン，トラン
ジスタＱ３２はオフするので、トランジスタＱ３１のコ
レクタ電位は電流Ｉ３１と抵抗Ｒ３１の積で決まる電圧
分だけ電位Ｖｃｃから下がり、トランジスタＱ３２のコ
レクタ電位は高電位Ｖｃｃまで上がる。従ってトランジ
スタＴ３１はオンになるので接続点Ａ′のレベルは高電
位Ｖｃｃになる。
【０００７】入力端子Ｂと接続点Ｂ′の関係は、前述し
た動作と全く同一なので説明を省略する。
た動作と全く同一なので説明を省略する。
【０００８】時刻ｔ１において、接続点Ａ′が低レベル
で接続点Ｂ′が低レベルのとき、トランジスタ（Ｔ３
５，Ｔ３６）がオンして、トランジスタ（Ｔ４５，Ｔ４
６）がオフするので、出力端子Ｃの電位は高電位Ｖｃｃ
になる。時刻ｔ２において、接続点Ａ′が低レベルで接
続点Ｂ′が高レベルのとき、トランジスタ（Ｔ３５，Ｔ
４６）がオンして、トランジスタ（Ｔ３６，Ｔ４５）が
オフするので、出力端子Ｃの電位は低電位ＶＥＥにな
る。時刻ｔ３において、接続点Ａ′が高レベルで接続点
Ｂ′が低レベルのとき、トランジスタ（Ｔ３６，Ｔ４
５）がオンして、トランジスタ（Ｔ３５，Ｔ４６）がオ
フするので、出力端子Ｃの電位は低電位ＶＥＥになる。
時刻ｔ４において、接続点Ａ′が高レベルで接続点Ｂ′
が高レベルの時、トランジスタ（Ｔ４５，Ｔ４６）がオ
ンして、トランジスタ（Ｔ３５，Ｔ３６）がオフするの
で、出力端子Ｃの電位は低電位ＶＥＥになる。
で接続点Ｂ′が低レベルのとき、トランジスタ（Ｔ３
５，Ｔ３６）がオンして、トランジスタ（Ｔ４５，Ｔ４
６）がオフするので、出力端子Ｃの電位は高電位Ｖｃｃ
になる。時刻ｔ２において、接続点Ａ′が低レベルで接
続点Ｂ′が高レベルのとき、トランジスタ（Ｔ３５，Ｔ
４６）がオンして、トランジスタ（Ｔ３６，Ｔ４５）が
オフするので、出力端子Ｃの電位は低電位ＶＥＥにな
る。時刻ｔ３において、接続点Ａ′が高レベルで接続点
Ｂ′が低レベルのとき、トランジスタ（Ｔ３６，Ｔ４
５）がオンして、トランジスタ（Ｔ３５，Ｔ４６）がオ
フするので、出力端子Ｃの電位は低電位ＶＥＥになる。
時刻ｔ４において、接続点Ａ′が高レベルで接続点Ｂ′
が高レベルの時、トランジスタ（Ｔ４５，Ｔ４６）がオ
ンして、トランジスタ（Ｔ３５，Ｔ３６）がオフするの
で、出力端子Ｃの電位は低電位ＶＥＥになる。
【０００９】以上説明した様に、２つのＥＣＬレベル入
力信号に対して、ＣＭＯＳレベルの信号を出力するＮＯ
Ｒ回路として動作する。
力信号に対して、ＣＭＯＳレベルの信号を出力するＮＯ
Ｒ回路として動作する。
【００１０】
【発明が解決しようとする課題】この従来のＥＣＬ−Ｃ
ＭＯＳレベル変換回路は、差動増幅器、レベル変換回
路、論理回路の３段構成になっており論理段数が多く、
動作速度が遅いという問題点があった。
ＭＯＳレベル変換回路は、差動増幅器、レベル変換回
路、論理回路の３段構成になっており論理段数が多く、
動作速度が遅いという問題点があった。
【００１１】
【課題を解決するための手段】本発明のＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、ＥＣＬレベルの第１の入力信号を
非反転入力端子へ入力し基準電位を反転入力端子に入力
する第１の差動増幅器と、ＥＣＬレベルの第２の入力信
号を非反転入力端子へ入力し前記基準電位を反転入力端
子に入力する第２の差動増幅器と、前記第１の差動増幅
器の出力を受ける第１のエミッタフォロワ回路と、前記
第２の差動増幅器の出力を受ける第２のエミッタフォロ
ワ回路と、前記第１の差動増幅器の出力をゲートに受け
る第１のＰチャネルＭＯＳＦＥＴと、前記第２の差動増
幅器の出力をゲートに受ける第２のＰチャネルＭＯＳＦ
ＥＴと、前記第１のエミッタフォロワ回路の出力を第１
の電位のレベルに分割する第１のエミッタフォロワ抵抗
と、前記第の電位のゲートに受ける第１のＮチャネルＭ
ＯＳＦＥＴと、前記第２のエミッタフォロワ回路の出力
を第２の電位のレベルに分割する第２のエミッタフォロ
ワ抵抗と、前記第２の電位をゲートに受ける第２のＮチ
ャネルＭＯＳＦＥＴとを備え、前記第１の電位のレベル
を前記第１のＮチャネルのＭＯＳＦＥＴのしきい値電圧
に対応した電位に前記第２の電位のレベルを前記第２の
ＮチャネルＭＯＳＦＥＴのしきい値電圧に対応した電位
に設定した構成である。また、本発明のＥＣＬ−ＣＭＯ
Ｓレベル変換回路の前記第１のＮチャネルＭＯＳＦＥＴ
と前記第２のＮチャネルＭＯＳＦＥＴとが直列接続され
前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャ
ネルＭＯＳＦＥＴとが並列接続される構成とすることも
できる。
Ｓレベル変換回路は、ＥＣＬレベルの第１の入力信号を
非反転入力端子へ入力し基準電位を反転入力端子に入力
する第１の差動増幅器と、ＥＣＬレベルの第２の入力信
号を非反転入力端子へ入力し前記基準電位を反転入力端
子に入力する第２の差動増幅器と、前記第１の差動増幅
器の出力を受ける第１のエミッタフォロワ回路と、前記
第２の差動増幅器の出力を受ける第２のエミッタフォロ
ワ回路と、前記第１の差動増幅器の出力をゲートに受け
る第１のＰチャネルＭＯＳＦＥＴと、前記第２の差動増
幅器の出力をゲートに受ける第２のＰチャネルＭＯＳＦ
ＥＴと、前記第１のエミッタフォロワ回路の出力を第１
の電位のレベルに分割する第１のエミッタフォロワ抵抗
と、前記第の電位のゲートに受ける第１のＮチャネルＭ
ＯＳＦＥＴと、前記第２のエミッタフォロワ回路の出力
を第２の電位のレベルに分割する第２のエミッタフォロ
ワ抵抗と、前記第２の電位をゲートに受ける第２のＮチ
ャネルＭＯＳＦＥＴとを備え、前記第１の電位のレベル
を前記第１のＮチャネルのＭＯＳＦＥＴのしきい値電圧
に対応した電位に前記第２の電位のレベルを前記第２の
ＮチャネルＭＯＳＦＥＴのしきい値電圧に対応した電位
に設定した構成である。また、本発明のＥＣＬ−ＣＭＯ
Ｓレベル変換回路の前記第１のＮチャネルＭＯＳＦＥＴ
と前記第２のＮチャネルＭＯＳＦＥＴとが直列接続され
前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャ
ネルＭＯＳＦＥＴとが並列接続される構成とすることも
できる。
【００１２】さらにまた、本発明の他のＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、ＥＣＬレベルの第１の入力信号を
非反転入力端子へ入力し基準電位を反転入力端子に入力
する第１の差動増幅器と、ＥＣＬレベルの第２の入力信
号を非反転入力端子へ入力し前記基準電圧を反転入力端
子に入力する第２の差動増幅器と、前記第１の差動増幅
器の出力を受ける第１のエミッタフロワ回路と、前記第
２の差動増幅器の出力を受ける第２のエミッタフォロワ
回路と、前記第１の差動増幅器の出力をゲートに受ける
第１のＰチャネルＭＯＳＦＥＴと、前記第２の差動増幅
器の出力をゲートに受ける第２のＰチャネルＭＯＳＦＥ
Ｔと、前記第１のエミッタフォロワ回路の出力を第１の
電位のレベルに分割する第１のエミッタフォロワ抵抗
と、前記第１の電位をゲートに受ける第１のＮチャネル
ＭＯＳＦＥＴと、前記第２のエミッタフォロワ回路の出
力を第２の電位のレベルに分割する第２のエミッタフォ
ロワ抵抗と、前記第２の電位をゲートに受ける第２のＮ
チャネルＭＯＳＦＥＴとを備え、前記第１の差動増幅器
の出力の電位のレベルを前記第１のＰチャネルのＭＯＳ
ＦＥＴのしきい値電圧に対応した電位に前記第２の差動
増幅器の出力の電位のレベルを前記第２のＰチャネルＭ
ＯＳＦＥＴのしきい値電に対応した電位に設定した構成
とすることもできる。さらに、本発明の他のＥＣＬ−Ｃ
ＭＯＳレベル変換回路の前記第１のＮチャネルＭＯＳＦ
ＥＴと前記第２のＮチャネルＭＯＳＦＥＴとが並列接続
され前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰ
チャネルＭＯＳＦＥＴとが直列接続される構成とするこ
ともできる。
Ｓレベル変換回路は、ＥＣＬレベルの第１の入力信号を
非反転入力端子へ入力し基準電位を反転入力端子に入力
する第１の差動増幅器と、ＥＣＬレベルの第２の入力信
号を非反転入力端子へ入力し前記基準電圧を反転入力端
子に入力する第２の差動増幅器と、前記第１の差動増幅
器の出力を受ける第１のエミッタフロワ回路と、前記第
２の差動増幅器の出力を受ける第２のエミッタフォロワ
回路と、前記第１の差動増幅器の出力をゲートに受ける
第１のＰチャネルＭＯＳＦＥＴと、前記第２の差動増幅
器の出力をゲートに受ける第２のＰチャネルＭＯＳＦＥ
Ｔと、前記第１のエミッタフォロワ回路の出力を第１の
電位のレベルに分割する第１のエミッタフォロワ抵抗
と、前記第１の電位をゲートに受ける第１のＮチャネル
ＭＯＳＦＥＴと、前記第２のエミッタフォロワ回路の出
力を第２の電位のレベルに分割する第２のエミッタフォ
ロワ抵抗と、前記第２の電位をゲートに受ける第２のＮ
チャネルＭＯＳＦＥＴとを備え、前記第１の差動増幅器
の出力の電位のレベルを前記第１のＰチャネルのＭＯＳ
ＦＥＴのしきい値電圧に対応した電位に前記第２の差動
増幅器の出力の電位のレベルを前記第２のＰチャネルＭ
ＯＳＦＥＴのしきい値電に対応した電位に設定した構成
とすることもできる。さらに、本発明の他のＥＣＬ−Ｃ
ＭＯＳレベル変換回路の前記第１のＮチャネルＭＯＳＦ
ＥＴと前記第２のＮチャネルＭＯＳＦＥＴとが並列接続
され前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰ
チャネルＭＯＳＦＥＴとが直列接続される構成とするこ
ともできる。
【００１３】
【発明の実施の形態】次に本発明について、図面を参照
して説明する。図１は、本発明の第１の実施の形態を示
す回路図である。トランジスタ（Ｑ１１，Ｑ１２）とで
構成される差動増幅器１０１と、トランジスタ（Ｑ１
４，Ｑ１５）とで構成される差動増幅器１０４と、トラ
ンジスタＱ１３と抵抗Ｒ１２および抵抗Ｒ１３で構成さ
れるエミッタフォロワ回路１０２と、トランジスタＱ１
６と抵抗Ｒ１５および抵抗Ｒ１６で構成されるエミッタ
フォロワ回路１０５と、ＭＯＳＦＥＴ（Ｔ１１〜Ｔ１
４）で構成される論理回路１０３とを備える。
して説明する。図１は、本発明の第１の実施の形態を示
す回路図である。トランジスタ（Ｑ１１，Ｑ１２）とで
構成される差動増幅器１０１と、トランジスタ（Ｑ１
４，Ｑ１５）とで構成される差動増幅器１０４と、トラ
ンジスタＱ１３と抵抗Ｒ１２および抵抗Ｒ１３で構成さ
れるエミッタフォロワ回路１０２と、トランジスタＱ１
６と抵抗Ｒ１５および抵抗Ｒ１６で構成されるエミッタ
フォロワ回路１０５と、ＭＯＳＦＥＴ（Ｔ１１〜Ｔ１
４）で構成される論理回路１０３とを備える。
【００１４】さらに、抵抗Ｒ１２と抵抗Ｒ１３との接点
Ａ２の電位はトランジスタＴ１３のしきい値電圧に対応
した電位（例えば、１Ｖ）に設定し、抵抗Ｒ１５と抵抗
Ｒ１６の接点Ｂ２の電位はトランジスタＴ１４のしきい
値に対応した電位に設定する。
Ａ２の電位はトランジスタＴ１３のしきい値電圧に対応
した電位（例えば、１Ｖ）に設定し、抵抗Ｒ１５と抵抗
Ｒ１６の接点Ｂ２の電位はトランジスタＴ１４のしきい
値に対応した電位に設定する。
【００１５】次に、各接点における信号波形図を示す図
２を参照して、本実施の形態の動作を説明する。時刻ｔ
１において、入力端子Ａに低レベル、入力端子Ｂに低レ
ベルの信号を加えると、トランジスタＱ１１がオフ、ト
ランジスタＱ１２がオンするので接点Ａ１は高電位Ｖｃ
ｃまで上がり、接点Ａ２は接点Ａ１からトランジスタＱ
１３の順方向電圧ＶＢＥを引いて抵抗Ｒ１２と抵抗Ｒ１
３とで分圧した電位になりトランジスタＴ１３の閾値電
圧よりも高くなる。またトランジスタＱ１４がオフ、ト
ランジスタＱ１５がオンするので接点Ｂ１は高電位Ｖｃ
ｃまで上がり、接点Ｂ２は接点Ｂ１からトランジスタＱ
１６の順方向電圧ＶＢＥを引いて抵抗Ｒ１５と抵抗Ｒ１
６とで分圧した電位になりトランジスタＴ１４の閾値電
圧よりも高くなる。従って、トランジスタＴ１１，Ｔ１
２はオフで、トランジスタＴ１３，Ｔ１４はオンになる
ので、出力端子Ｃの電位は低電位ＶＥＥ近くまで下が
る。
２を参照して、本実施の形態の動作を説明する。時刻ｔ
１において、入力端子Ａに低レベル、入力端子Ｂに低レ
ベルの信号を加えると、トランジスタＱ１１がオフ、ト
ランジスタＱ１２がオンするので接点Ａ１は高電位Ｖｃ
ｃまで上がり、接点Ａ２は接点Ａ１からトランジスタＱ
１３の順方向電圧ＶＢＥを引いて抵抗Ｒ１２と抵抗Ｒ１
３とで分圧した電位になりトランジスタＴ１３の閾値電
圧よりも高くなる。またトランジスタＱ１４がオフ、ト
ランジスタＱ１５がオンするので接点Ｂ１は高電位Ｖｃ
ｃまで上がり、接点Ｂ２は接点Ｂ１からトランジスタＱ
１６の順方向電圧ＶＢＥを引いて抵抗Ｒ１５と抵抗Ｒ１
６とで分圧した電位になりトランジスタＴ１４の閾値電
圧よりも高くなる。従って、トランジスタＴ１１，Ｔ１
２はオフで、トランジスタＴ１３，Ｔ１４はオンになる
ので、出力端子Ｃの電位は低電位ＶＥＥ近くまで下が
る。
【００１６】時刻ｔ２において、入力端子Ａに低レベ
ル、入力端子Ｂに高レベルの信号を加えると、トランジ
スタＱ１１がオフ、トランジスタＱ１２がオンするので
接点Ａ１は高電位Ｖｃｃまで上がり、接点Ａ２は接点Ａ
１からトランジスタＱ１３の順方向電圧ＶＢＥを引いて
抵抗Ｒ１２と抵抗Ｒ１３とで分圧した電位になりトラン
ジスタＴ１３の閾値電圧よりも高くなる。またトランジ
スタＱ１４がオン、トランジスタＱ１５がオフするので
接点Ｂ１はＶｃｃから電流Ｉ１２と抵抗Ｒ１４の積の電
圧分だけ下がり、接点Ｂ２は接点Ｂ１からトランジスタ
Ｑ１６のＶＢＥを引いて抵抗Ｒ１５と抵抗Ｒ１６とで分
圧した電位になりトランジスタＴ１４の閾値電圧よりも
低くなる。従って、トランジスタＴ１２，Ｔ１３はオン
でトランジスタＴ１４の閾値電圧よりも低くなる。従っ
て、トランジスタＴ１２，Ｔ１３はオンでトランジスタ
Ｔ１１，Ｔ１４がオフになるため、出力端子Ｃの電位は
高電位Ｖｃｃ近くまで上がる。
ル、入力端子Ｂに高レベルの信号を加えると、トランジ
スタＱ１１がオフ、トランジスタＱ１２がオンするので
接点Ａ１は高電位Ｖｃｃまで上がり、接点Ａ２は接点Ａ
１からトランジスタＱ１３の順方向電圧ＶＢＥを引いて
抵抗Ｒ１２と抵抗Ｒ１３とで分圧した電位になりトラン
ジスタＴ１３の閾値電圧よりも高くなる。またトランジ
スタＱ１４がオン、トランジスタＱ１５がオフするので
接点Ｂ１はＶｃｃから電流Ｉ１２と抵抗Ｒ１４の積の電
圧分だけ下がり、接点Ｂ２は接点Ｂ１からトランジスタ
Ｑ１６のＶＢＥを引いて抵抗Ｒ１５と抵抗Ｒ１６とで分
圧した電位になりトランジスタＴ１４の閾値電圧よりも
低くなる。従って、トランジスタＴ１２，Ｔ１３はオン
でトランジスタＴ１４の閾値電圧よりも低くなる。従っ
て、トランジスタＴ１２，Ｔ１３はオンでトランジスタ
Ｔ１１，Ｔ１４がオフになるため、出力端子Ｃの電位は
高電位Ｖｃｃ近くまで上がる。
【００１７】同様に、時刻ｔ３において、入力端子Ａに
高レベル、入力端子Ｂに低レベルの信号を加えると、ト
ランジスタＱ１１がオン、トランジスタＱ１２がオフす
るので接点Ａ１はＶｃｃから（Ｉ１１×Ｒ１１）の電圧
分だけ下がり、接点Ａ２は接点Ａ１からトランジスタＱ
１３のＶＢＥを引いて抵抗Ｒ１２と抵抗Ｒ１３で分圧し
た電位になりトランジスタＴ１３の閾値電圧よりも低く
なる。またトランジスタＱ１４がオフ、トランジスタＱ
１５がオンするので接点Ｂ１はＶｃｃまで上がり、接点
Ｂ２は接点Ｂ１からトランジスタＱ１６のＶＢＥを引い
て抵抗Ｒ１５と抵抗Ｒ１６で分圧した電位になりトラン
ジスタＴ１４の閾値よりも高くなる。従って、トランジ
スタＴ１１，Ｔ１４はオンでトランジスタＴ１２，Ｔ１
３がオフになるため、出力端子の電位はＶｃｃ近くまで
上がる。
高レベル、入力端子Ｂに低レベルの信号を加えると、ト
ランジスタＱ１１がオン、トランジスタＱ１２がオフす
るので接点Ａ１はＶｃｃから（Ｉ１１×Ｒ１１）の電圧
分だけ下がり、接点Ａ２は接点Ａ１からトランジスタＱ
１３のＶＢＥを引いて抵抗Ｒ１２と抵抗Ｒ１３で分圧し
た電位になりトランジスタＴ１３の閾値電圧よりも低く
なる。またトランジスタＱ１４がオフ、トランジスタＱ
１５がオンするので接点Ｂ１はＶｃｃまで上がり、接点
Ｂ２は接点Ｂ１からトランジスタＱ１６のＶＢＥを引い
て抵抗Ｒ１５と抵抗Ｒ１６で分圧した電位になりトラン
ジスタＴ１４の閾値よりも高くなる。従って、トランジ
スタＴ１１，Ｔ１４はオンでトランジスタＴ１２，Ｔ１
３がオフになるため、出力端子の電位はＶｃｃ近くまで
上がる。
【００１８】時刻ｔ４において、入力端子Ａに高レベ
ル、入力端子Ｂに高レベルの信号を加えると、トランジ
スタＱ１１がオン、トランジスタＱ１２がオフするので
接点Ａ１はＶｃｃから（Ｉ１１×Ｒ１１）の電圧分だけ
下がり、接点Ａ２は接点Ａ１からトランジスタＱ１３の
ＶＢＥを引いて抵抗Ｒ１２と抵抗Ｒ１３で分圧した電位
になりトランジスタＴ１３の閾値電圧よりも低くなる。
またトランジスタＱ１４がオン、トランジスタＱ１５が
オフするので接点Ｂ１の電位はＶｃｃから（Ｉ１２×Ｒ
１４）の電圧分だけ下がり、接点Ｂ２は接点Ｂ１からト
ランジスタＱ１６のＶＢＥを引いて抵抗Ｒ１５と抵抗Ｒ
１６で分圧した電位になりトランジスタＴ１４の閾値電
圧よりも低くなる。従って、トランジスタＴ１１，Ｔ１
２はオンでトランジスタＴ１３，Ｔ１４がオフになるた
め、出力端子Ｃの出力電位はＶｃｃ近くまで上がる。
ル、入力端子Ｂに高レベルの信号を加えると、トランジ
スタＱ１１がオン、トランジスタＱ１２がオフするので
接点Ａ１はＶｃｃから（Ｉ１１×Ｒ１１）の電圧分だけ
下がり、接点Ａ２は接点Ａ１からトランジスタＱ１３の
ＶＢＥを引いて抵抗Ｒ１２と抵抗Ｒ１３で分圧した電位
になりトランジスタＴ１３の閾値電圧よりも低くなる。
またトランジスタＱ１４がオン、トランジスタＱ１５が
オフするので接点Ｂ１の電位はＶｃｃから（Ｉ１２×Ｒ
１４）の電圧分だけ下がり、接点Ｂ２は接点Ｂ１からト
ランジスタＱ１６のＶＢＥを引いて抵抗Ｒ１５と抵抗Ｒ
１６で分圧した電位になりトランジスタＴ１４の閾値電
圧よりも低くなる。従って、トランジスタＴ１１，Ｔ１
２はオンでトランジスタＴ１３，Ｔ１４がオフになるた
め、出力端子Ｃの出力電位はＶｃｃ近くまで上がる。
【００１９】また、レベル変換回路であるエミッタフォ
ロワ回路の接点Ａ２の電位および接点Ｂ２の電位をＣＭ
ＯＳ論理回路のトランジスタのしきい値に対応させてレ
ベルを設定しているのでレベル変換の際の電圧のずれが
なく動作する。
ロワ回路の接点Ａ２の電位および接点Ｂ２の電位をＣＭ
ＯＳ論理回路のトランジスタのしきい値に対応させてレ
ベルを設定しているのでレベル変換の際の電圧のずれが
なく動作する。
【００２０】以上説明したように、２つのＥＣＬレベル
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
ＯＲ回路として動作する。また、３つ以上の多入力のＯ
Ｒ回路も容易に構成することができる。抵抗Ｒ１２，Ｒ
１５の代わりにダイオードを使用することも可能であ
る。
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
ＯＲ回路として動作する。また、３つ以上の多入力のＯ
Ｒ回路も容易に構成することができる。抵抗Ｒ１２，Ｒ
１５の代わりにダイオードを使用することも可能であ
る。
【００２１】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２２】図３は、本発明の第２の実施の形態の回路
図である。図１のトランジスタＴ１１とＴ１２を並列か
ら直列へ接続し、トランジスタＴ１３とＴ１４を直列か
ら並列へ接続して、それぞれ変更したものである。
図である。図１のトランジスタＴ１１とＴ１２を並列か
ら直列へ接続し、トランジスタＴ１３とＴ１４を直列か
ら並列へ接続して、それぞれ変更したものである。
【００２３】次に図４に示す信号波形図を参照して動作
を説明する。入力端子Ａ，Ｂから接点Ａ１，Ａ２，Ｂ１
およびＢ２のそれぞれについての動作は、図１の回路動
作と同一なので説明を省略する。
を説明する。入力端子Ａ，Ｂから接点Ａ１，Ａ２，Ｂ１
およびＢ２のそれぞれについての動作は、図１の回路動
作と同一なので説明を省略する。
【００２４】時刻ｔ１において、入力端子Ａに低レベ
ル、入力端子Ｂに低レベルの信号を加えると、接点Ａ１
はＶｃｃまで上がり、接点Ａ２はトランジスタＴ２３の
閾値電圧より高くなる。また接点はＶｃｃまで上がり、
接点Ｂ２はトランジスタＴ２４の閾値電圧より高くな
る。従って、トランジスタＴ２１，Ｔ２２はオフでトラ
ンジスタＴ２３，Ｔ２４がオンになるため、出力端子Ｃ
の電位は低電位ＶＥＥ近くまで下がる。
ル、入力端子Ｂに低レベルの信号を加えると、接点Ａ１
はＶｃｃまで上がり、接点Ａ２はトランジスタＴ２３の
閾値電圧より高くなる。また接点はＶｃｃまで上がり、
接点Ｂ２はトランジスタＴ２４の閾値電圧より高くな
る。従って、トランジスタＴ２１，Ｔ２２はオフでトラ
ンジスタＴ２３，Ｔ２４がオンになるため、出力端子Ｃ
の電位は低電位ＶＥＥ近くまで下がる。
【００２５】時刻ｔ２において、入力端子Ａに低レベ
ル、入力端子Ｂに高レベルの信号を加えると、接点Ａ１
はＶｃｃまで上がり、接点Ａ２はトランジスタＴ２３の
閾値電圧より高くなる。また点Ｂ１はＶｃｃから（Ｉ２
２×Ｒ２４）の電圧分だけ下がり、接点Ｂ２はトランジ
スタＴ２４の閾値電圧より低くなる。従って、トランジ
スタＴ２１，Ｔ２３はオンでトランジスタＴ２２，Ｔ２
４がオフになるため、出力端子Ｃの電位はＶＥＥ近くま
で下がる。
ル、入力端子Ｂに高レベルの信号を加えると、接点Ａ１
はＶｃｃまで上がり、接点Ａ２はトランジスタＴ２３の
閾値電圧より高くなる。また点Ｂ１はＶｃｃから（Ｉ２
２×Ｒ２４）の電圧分だけ下がり、接点Ｂ２はトランジ
スタＴ２４の閾値電圧より低くなる。従って、トランジ
スタＴ２１，Ｔ２３はオンでトランジスタＴ２２，Ｔ２
４がオフになるため、出力端子Ｃの電位はＶＥＥ近くま
で下がる。
【００２６】時刻ｔ３において、入力端子Ａに高レベ
ル、入力端子Ｂに低レベルの信号を加えると、接点Ａ１
はＶｃｃから（Ｉ２１×Ｒ２１）の電圧分だけ下がり、
接点Ａ２はトランジスタＴ２３の閾値電圧より低くな
る。また接点Ｂ１はＶｃｃまで上がり、接点Ｂ２はＴ２
４の閾値電圧より高くなる。従って、トランジスタＴ２
２，Ｔ２４はオンでトランジスタＴ２１，Ｔ２３がオフ
になるため、出力端子Ｃの電位はＶＥＥ近くまで下が
る。
ル、入力端子Ｂに低レベルの信号を加えると、接点Ａ１
はＶｃｃから（Ｉ２１×Ｒ２１）の電圧分だけ下がり、
接点Ａ２はトランジスタＴ２３の閾値電圧より低くな
る。また接点Ｂ１はＶｃｃまで上がり、接点Ｂ２はＴ２
４の閾値電圧より高くなる。従って、トランジスタＴ２
２，Ｔ２４はオンでトランジスタＴ２１，Ｔ２３がオフ
になるため、出力端子Ｃの電位はＶＥＥ近くまで下が
る。
【００２７】時刻ｔ４においては、入力端子Ａに高レベ
ル、入力端子Ｂに高レベルの信号を加えると、接点Ａ１
はＶｃｃから（Ｉ２１×Ｒ２１）の電圧分だけ下がり、
接点Ａ２はトランジスアＴ２３の閾値電圧より下がる。
また接点Ｂ１はＶｃｃから（Ｉ２２×Ｒ２４）の電圧分
だけ下がり、接点Ｂ２はトランジスタＴ２４の閾値電圧
より下がる。従って、トランジスタＴ２１，Ｔ２２はオ
ンでトランジスタＴ２３，Ｔ２４がオフになるため、出
力端子Ｃの電位はＶｃｃ近くまで上がる。
ル、入力端子Ｂに高レベルの信号を加えると、接点Ａ１
はＶｃｃから（Ｉ２１×Ｒ２１）の電圧分だけ下がり、
接点Ａ２はトランジスアＴ２３の閾値電圧より下がる。
また接点Ｂ１はＶｃｃから（Ｉ２２×Ｒ２４）の電圧分
だけ下がり、接点Ｂ２はトランジスタＴ２４の閾値電圧
より下がる。従って、トランジスタＴ２１，Ｔ２２はオ
ンでトランジスタＴ２３，Ｔ２４がオフになるため、出
力端子Ｃの電位はＶｃｃ近くまで上がる。
【００２８】以上説明したように、２つのＥＣＬレベル
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
ＡＮＤ回路として動作する。また、３つ以上の多入力の
ＡＮＤ回路も容易に構成することができる。
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
ＡＮＤ回路として動作する。また、３つ以上の多入力の
ＡＮＤ回路も容易に構成することができる。
【００２９】
【発明の効果】以上説明したように本発明は、レベル変
換回路と論理回路のしきい値を対応させて構成したので
従来のものより論理段数が少なく、動作速度が速いとい
う効果を有する。
換回路と論理回路のしきい値を対応させて構成したので
従来のものより論理段数が少なく、動作速度が速いとい
う効果を有する。
【図１】本発明の第１の実施の形態の回路図である。
【図２】図１に示す第１の実施の形態の各部における信
号波形図である。
号波形図である。
【図３】本発明の第２の実施の形態の回路図である。
【図４】図３に示す第２の実施の形態の各部における信
号波形図である。
号波形図である。
【図５】従来例の回路図である。
【図６】従来例の各部における信号波形図である。
Ａ，Ｂ 入力端子 Ｃ 出力端子 Ｖｒｅｆ 基準電位 Ｖｃｃ 高電位 ＶＥＥ 低電位 Ａ１，Ａ２，Ｂ１，Ｂ２，Ａ′，Ｂ′ 接点 Ｒ１１〜Ｒ１６，Ｒ２１〜Ｒ２６，Ｒ３１〜Ｒ３４
抵抗 Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２，Ｉ３１，Ｉ３２
定電流源 Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６，Ｑ３１〜Ｑ３４
ＮＰＮトランジスタ Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３１〜Ｔ３６
ＰチャネルＭＯＳＦＥＴ Ｔ１３，Ｔ１４，Ｔ２３，Ｔ２４，Ｔ４１〜Ｔ４６
ＮチャネルＭＯＳＦＥＴ
抵抗 Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２，Ｉ３１，Ｉ３２
定電流源 Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６，Ｑ３１〜Ｑ３４
ＮＰＮトランジスタ Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３１〜Ｔ３６
ＰチャネルＭＯＳＦＥＴ Ｔ１３，Ｔ１４，Ｔ２３，Ｔ２４，Ｔ４１〜Ｔ４６
ＮチャネルＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 ＥＣＬレベルの第１の入力信号を非反転
入力端子へ入力し基準電位を反転入力端子に入力する第
１の差動増幅器と、ＥＣＬレベルの第２の入力信号を非
反転入力端子へ入力し前記基準電位を反転入力端子に入
力する第２の差動増幅器と、前記第１の差動増幅器の出
力を受ける第１のエミッタフォロワ回路と、前記第２の
差動増幅器の出力を受ける第２のエミッタフォロワ回路
と、前記第１の差動増幅器の出力をゲートに受ける第１
のＰチャネルＭＯＳＦＥＴと、前記第２の差動増幅器の
出力をゲートに受ける第２のＰチャネルＭＯＳＦＥＴ
と、前記第１のエミッタフォロワ回路の出力を第１の電
位のレベルに分割する第１のエミッタフォロワ抵抗と、
前記第１の電位をゲートに受ける第１のＮチャネルＭＯ
ＳＦＥＴと、前記第２のエミッタフォロワ回路の出力を
第２の電位のレベルに分割する第２のエミッタフォロワ
抵抗と、前記第２の電位をゲートに受ける第２のＮチャ
ネルＭＯＳＦＥＴとを備え、前記第１の電位のレベルを
前記第１のＮチャネルのＭＯＳＦＥＴのしきい値電圧に
対応した電位に前記第２の電位のレベルを前記第２のＮ
チャネルのＭＯＳＦＥＴのしきい値電圧に対応した電位
に設定したことを特徴とするＥＣＬ−ＣＭＯＳレベル変
換回路。 - 【請求項２】 前記第１のＮチャネルＭＯＳＦＥＴと前
記第２のＮチャネルＭＯＳＦＥＴとが直列接続され前記
第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャネル
ＭＯＳＦＥＴとが並列接続される請求項１記載のＥＣＬ
−ＣＭＯＳレベル変換回路。 - 【請求項３】 ＥＣＬレベルの第１の入力信号を非反転
入力端子へ入力し基準電位を反転入力端子に入力する第
１の差動増幅器と、ＥＣＬレベルの第２の入力信号を非
反転入力端子へ入力し前記基準電位を反転入力端子に入
力する第２の差動増幅器と、前記第１の差動増幅器の出
力を受ける第１のエミッタフォロワ回路と、前記第２の
差動増幅器の出力を受ける第２のエミッタフォロワ回路
と、前記第１の差動増幅器の出力をゲートに受ける第１
のＰチャネルＭＯＳＦＥＴと、前記第２の差動増幅器の
出力をゲートに受ける第２のＰチャネルＭＯＳＦＥＴ
と、前記第１のエミッタフォロワ回路の出力を第１の電
位のレベルに分割する第１のエミッタフォロワ抵抗と、
前記第１の電位をゲートに受ける第１のＮチャネルＭＯ
ＳＦＥＴと、前記第２のエミッタフォロワ回路の出力を
第２の電位のレベルに分割する第２のエミッタフォロワ
抵抗と、前記第２の電位をゲートに受ける第２のＮチャ
ネルＭＯＳＦＥＴとを備え、前記第１の差動増幅器の出
力の電位のレベルを前記第１のＰチャネルのＭＯＳＦＥ
Ｔのしきい値電圧に対応した電位に前記第２の差動増幅
器の出力の電位のレベルを前記第２のＰチャネルのＭＯ
ＳＦＥＴのしきい値電圧に対応した電位に設定したこと
を特徴とするＥＣＬ−ＣＭＯＳレベル変換回路。 - 【請求項４】 前記第１のＮチャネルＭＯＳＦＥＴと前
記第２のＮチャネルＭＯＳＦＥＴとが並列接続され前記
第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャネル
ＭＯＳＦＥＴとが直列接続される請求項２記載のＥＣＬ
−ＣＭＯＳレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193564A JP2728039B2 (ja) | 1995-07-28 | 1995-07-28 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193564A JP2728039B2 (ja) | 1995-07-28 | 1995-07-28 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946210A JPH0946210A (ja) | 1997-02-14 |
| JP2728039B2 true JP2728039B2 (ja) | 1998-03-18 |
Family
ID=16310128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193564A Expired - Lifetime JP2728039B2 (ja) | 1995-07-28 | 1995-07-28 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3252830B2 (ja) | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | レベル変換回路 |
-
1995
- 1995-07-28 JP JP7193564A patent/JP2728039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0946210A (ja) | 1997-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971111 |