JP2737502B2 - Ｅｃｌ−ｃｍｏｓレベル変換回路 - Google Patents
Ｅｃｌ−ｃｍｏｓレベル変換回路Info
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- JP2737502B2 JP2737502B2 JP3347223A JP34722391A JP2737502B2 JP 2737502 B2 JP2737502 B2 JP 2737502B2 JP 3347223 A JP3347223 A JP 3347223A JP 34722391 A JP34722391 A JP 34722391A JP 2737502 B2 JP2737502 B2 JP 2737502B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（エミッタカッ
プルドロジック）−ＣＭＯＳ（相補型ＭＯＳ）レベル変
換回路に利用され、特に、論理機能を有するＥＣＬ−Ｃ
ＭＯＳレベル変換回路に関する。
プルドロジック）−ＣＭＯＳ（相補型ＭＯＳ）レベル変
換回路に利用され、特に、論理機能を有するＥＣＬ−Ｃ
ＭＯＳレベル変換回路に関する。
【０００２】
【従来の技術】従来の論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、図５に示すように、ＮＰＮバイポ
ーラトランジスタＱ３１〜Ｑ３４、定電流源Ｉ３１およ
びＩ３２（電流値もＩ３１およびＩ３２とする。）なら
びに抵抗Ｒ３１〜Ｒ３４（抵抗値もＲ３１〜Ｒ３４とす
る。）を含むバイポーラの差動増幅器１０、Ｐチャネル
ＭＯＳトランジスタＴ３１〜Ｔ３４、ならびにＮチャネ
ルＭＯＳトランジスタＴ４１〜Ｔ４４を含むＣＭＯＳの
差動増幅器から構成されたレベル変換回路４０と、Ｐチ
ャネルＭＯＳトランジスタＴ３５およびＴ３６、ならび
にＮチャネルＭＯＳトランジスタＴ４５およびＴ４６を
含むＣＭＯＳの論理回路５０との３段階構成になってい
る。なお、以下、バイポーラトランジスタおよびＭＯＳ
トランジスタもすべて単にトランジスタと呼ぶことにす
る。
Ｓレベル変換回路は、図５に示すように、ＮＰＮバイポ
ーラトランジスタＱ３１〜Ｑ３４、定電流源Ｉ３１およ
びＩ３２（電流値もＩ３１およびＩ３２とする。）なら
びに抵抗Ｒ３１〜Ｒ３４（抵抗値もＲ３１〜Ｒ３４とす
る。）を含むバイポーラの差動増幅器１０、Ｐチャネル
ＭＯＳトランジスタＴ３１〜Ｔ３４、ならびにＮチャネ
ルＭＯＳトランジスタＴ４１〜Ｔ４４を含むＣＭＯＳの
差動増幅器から構成されたレベル変換回路４０と、Ｐチ
ャネルＭＯＳトランジスタＴ３５およびＴ３６、ならび
にＮチャネルＭＯＳトランジスタＴ４５およびＴ４６を
含むＣＭＯＳの論理回路５０との３段階構成になってい
る。なお、以下、バイポーラトランジスタおよびＭＯＳ
トランジスタもすべて単にトランジスタと呼ぶことにす
る。
【０００３】次に、図６の信号波形図を用いて、図５の
従来例の回路動作について説明する。
従来例の回路動作について説明する。
【０００４】入力端子ＡおよびＢにはＥＣＬレベルの信
号を入力し、基準電位Ｖｒｅｆより高いレベルを高レベ
ル、基準電位Ｖｒｅｆより低いレベルを低レベルと呼ぶ
ことにする。
号を入力し、基準電位Ｖｒｅｆより高いレベルを高レベ
ル、基準電位Ｖｒｅｆより低いレベルを低レベルと呼ぶ
ことにする。
【０００５】時刻ｔ１において、入力端子Ａに低レベル
の信号を加えると、トランジスタＱ３１は「オフ」し、
トランジスタＱ３２は「オン」するので、トランジスタ
Ｑ３１のコレクタ電位は高電位ＶＣＣまで上がり、トラ
ンジスタＱ３２のコレクタ電位は（Ｉ３１・Ｒ３２）で
決まる電圧分高電位ＶＣＣから下がる。従って、トラン
ジスタＴ３１は「オン」し、トランジスタＴ４１に電流
が流れ、トランジスタＴ４２が「オン」する。またトラ
ンジスタＴ３２はオフになるので節点Ａ′のレベルは低
電位ＶＥＥになる。
の信号を加えると、トランジスタＱ３１は「オフ」し、
トランジスタＱ３２は「オン」するので、トランジスタ
Ｑ３１のコレクタ電位は高電位ＶＣＣまで上がり、トラ
ンジスタＱ３２のコレクタ電位は（Ｉ３１・Ｒ３２）で
決まる電圧分高電位ＶＣＣから下がる。従って、トラン
ジスタＴ３１は「オン」し、トランジスタＴ４１に電流
が流れ、トランジスタＴ４２が「オン」する。またトラ
ンジスタＴ３２はオフになるので節点Ａ′のレベルは低
電位ＶＥＥになる。
【０００６】時刻ｔ３において、入力端子Ａに高レベル
の信号を加えると、トランジスタＱ３１は「オン」し、
トランジスタＱ３２は「オフ」するので、トランジスタ
Ｑ３１のコレクタ電位は（Ｉ３１・Ｒ３１）で決まる電
圧分高電位ＶＣＣから下がり、トランジスタＱ３２のコ
レクタ電位は高電位ＶＣＣまで上がる。従って、トラン
ジスタＴ３１は「オフ」し、トランジスタＴ４１には電
流が流れず、トランジスタＴ４２は「オフ」する。また
トランジスタＴ３２は「オン」になるので節点Ａ′のレ
ベルは高電位ＶＣＣになる。
の信号を加えると、トランジスタＱ３１は「オン」し、
トランジスタＱ３２は「オフ」するので、トランジスタ
Ｑ３１のコレクタ電位は（Ｉ３１・Ｒ３１）で決まる電
圧分高電位ＶＣＣから下がり、トランジスタＱ３２のコ
レクタ電位は高電位ＶＣＣまで上がる。従って、トラン
ジスタＴ３１は「オフ」し、トランジスタＴ４１には電
流が流れず、トランジスタＴ４２は「オフ」する。また
トランジスタＴ３２は「オン」になるので節点Ａ′のレ
ベルは高電位ＶＣＣになる。
【０００７】入力端子Ｂと節点Ｂ′の関係は、前述した
動作と全く同様である。
動作と全く同様である。
【０００８】時刻ｔ１において、節点Ａ′が低レベルで
節点Ｂ′が低レベルのとき、トランジスタＴ３５および
Ｔ３６が「オン」して、トランジスタＴ４５およびＴ４
６が「オフ」するので、出力端子Ｃは高電位ＶＣＣにな
る。時刻ｔ２において、節点Ａ′が低レベルで節点Ｂ′
が高レベルのとき、トランジスタＴ３５およびＴ４６が
「オン」して、トランジスタＴ３６およびＴ４５が「オ
フ」するので、出力端子Ｃは低電位ＶＥＥになる。時刻
ｔ３において、節点Ａ′が高レベルで節点Ｂ′が低レベ
ルのとき、トランジスタＴ３６およびＴ４５が「オン」
して、トランジスタＴ３５およびＴ４６が「オフ」する
ので、出力端子Ｃは低電位ＶＥＥになる。時刻ｔ４にお
いて、節点Ａ′が高レベルで節点Ｂ′が高レベルのと
き、トランジスタＴ４５およびＴ４６が「オン」して、
トランジスタＴ３５およびＴ３６が「オフ」するので、
出力端子Ｃは低電位ＶＥＥになる。
節点Ｂ′が低レベルのとき、トランジスタＴ３５および
Ｔ３６が「オン」して、トランジスタＴ４５およびＴ４
６が「オフ」するので、出力端子Ｃは高電位ＶＣＣにな
る。時刻ｔ２において、節点Ａ′が低レベルで節点Ｂ′
が高レベルのとき、トランジスタＴ３５およびＴ４６が
「オン」して、トランジスタＴ３６およびＴ４５が「オ
フ」するので、出力端子Ｃは低電位ＶＥＥになる。時刻
ｔ３において、節点Ａ′が高レベルで節点Ｂ′が低レベ
ルのとき、トランジスタＴ３６およびＴ４５が「オン」
して、トランジスタＴ３５およびＴ４６が「オフ」する
ので、出力端子Ｃは低電位ＶＥＥになる。時刻ｔ４にお
いて、節点Ａ′が高レベルで節点Ｂ′が高レベルのと
き、トランジスタＴ４５およびＴ４６が「オン」して、
トランジスタＴ３５およびＴ３６が「オフ」するので、
出力端子Ｃは低電位ＶＥＥになる。
【０００９】以上説明したように、二つのＥＣＬレベル
入力信号に対して、ＣＭＯＳレベルの信号を出力するノ
ア回路として動作する。
入力信号に対して、ＣＭＯＳレベルの信号を出力するノ
ア回路として動作する。
【００１０】
【発明が解決しようとする課題】この従来のＥＣＬ−Ｃ
ＭＯＳレベル変換回路は、差動増幅器、レベル変換回
路、および論理回路の３段構成になっており、論理段数
が多くなる欠点があった。また、出力の高レベルの駆動
にＰチャネルＭＯＳトランジスタを用いているため、駆
動能力が小さく、かつ動作速度が遅くなる欠点があっ
た。
ＭＯＳレベル変換回路は、差動増幅器、レベル変換回
路、および論理回路の３段構成になっており、論理段数
が多くなる欠点があった。また、出力の高レベルの駆動
にＰチャネルＭＯＳトランジスタを用いているため、駆
動能力が小さく、かつ動作速度が遅くなる欠点があっ
た。
【００１１】本発明の目的は、前記の欠点を除去するこ
とにより、論理段数が少なくて、動作速度の早くかつ駆
動能力の大きいＥＣＬ−ＣＭＯＳレベル変換回路を提供
することにある。
とにより、論理段数が少なくて、動作速度の早くかつ駆
動能力の大きいＥＣＬ−ＣＭＯＳレベル変換回路を提供
することにある。
【００１２】
【課題を解決するための手段】本発明は、ＥＣＬレベル
の第一および第二の入力信号を入力し差動増幅を行うバ
イポーラトランジスタから構成された第一および第二の
差動増幅器を備えたＥＣＬ−ＣＭＯＳレベル変換回路に
おいて、前記第一および第二の入力信号に応じてそれぞ
れ前記第一および第二の差動増幅器から出力される正負
の出力を入力し所定の論理演算を行うＭＯＳトランジス
タから構成された論理回路と、前記論理回路の出力に従
ってＣＭＯＳレベルの出力信号を出力するバイポーラト
ランジスタから構成された出力回路とを備えたことを特
徴とする。
の第一および第二の入力信号を入力し差動増幅を行うバ
イポーラトランジスタから構成された第一および第二の
差動増幅器を備えたＥＣＬ−ＣＭＯＳレベル変換回路に
おいて、前記第一および第二の入力信号に応じてそれぞ
れ前記第一および第二の差動増幅器から出力される正負
の出力を入力し所定の論理演算を行うＭＯＳトランジス
タから構成された論理回路と、前記論理回路の出力に従
ってＣＭＯＳレベルの出力信号を出力するバイポーラト
ランジスタから構成された出力回路とを備えたことを特
徴とする。
【００１３】また、本発明は、前記第一および第二の差
動増幅器はＮＰＮバイポーラトランジスタを含み、前記
論理回路は、ゲートが前記第一の差動増幅器の第一の出
力にソースが高電位にそれぞれ接続された第一のＰチャ
ネルＭＯＳトランジスタと、ゲートが前記第二の差動増
幅器の第一の出力にソースが前記高電位にドレインが前
記第一のＰチャネルＭＯＳトランジスタのドレインにそ
れぞれ接続された第二のＰチャネルＭＯＳトランジスタ
と、ゲートが前記第一の差動増幅器の第二の出力にソー
スが前記高電位にそれぞれ接続された第三のＰチャネル
ＭＯＳトランジスタと、ゲートが前記第二の差動増幅の
第二の出力にソースが前記第三のＰチャネルＭＯＳトラ
ンジスタのドレインにそれぞれ接続された第四のＰチャ
ネルＭＯＳトランジスタとを含み、前記出力回路は、ベ
ースが前記第四のＰチャネルＭＯＳトランジスタのドレ
インならびに第一の抵抗を介して出力端子にエミッタが
出力端子にそれぞれ接続された第一のＮＰＮバイポーラ
トランジスタと、ベースが前記第二のＰチャネルＭＯＳ
トランジスタのドレインならびに第二の抵抗を介して低
電位にコレクタが前記第一のＮＰＮバイポーラトランジ
スタのエミッタにエミッタが前記低電位にそれぞれ接続
された第二のＮＰＮバイポーラトランジスタとを含むこ
とができる。
動増幅器はＮＰＮバイポーラトランジスタを含み、前記
論理回路は、ゲートが前記第一の差動増幅器の第一の出
力にソースが高電位にそれぞれ接続された第一のＰチャ
ネルＭＯＳトランジスタと、ゲートが前記第二の差動増
幅器の第一の出力にソースが前記高電位にドレインが前
記第一のＰチャネルＭＯＳトランジスタのドレインにそ
れぞれ接続された第二のＰチャネルＭＯＳトランジスタ
と、ゲートが前記第一の差動増幅器の第二の出力にソー
スが前記高電位にそれぞれ接続された第三のＰチャネル
ＭＯＳトランジスタと、ゲートが前記第二の差動増幅の
第二の出力にソースが前記第三のＰチャネルＭＯＳトラ
ンジスタのドレインにそれぞれ接続された第四のＰチャ
ネルＭＯＳトランジスタとを含み、前記出力回路は、ベ
ースが前記第四のＰチャネルＭＯＳトランジスタのドレ
インならびに第一の抵抗を介して出力端子にエミッタが
出力端子にそれぞれ接続された第一のＮＰＮバイポーラ
トランジスタと、ベースが前記第二のＰチャネルＭＯＳ
トランジスタのドレインならびに第二の抵抗を介して低
電位にコレクタが前記第一のＮＰＮバイポーラトランジ
スタのエミッタにエミッタが前記低電位にそれぞれ接続
された第二のＮＰＮバイポーラトランジスタとを含むこ
とができる。
【００１４】
【作用】例えばＮＰＮバイポーラトランジスタから構成
された第一および第二の差動増幅器の正負の出力を、例
えばＰチャネルＭＯＳトランジスタから構成された論理
回路により、例えば論理積をとり、その出力により、例
えば、２個のＮＰＮバイポーラトランジスタの「オン」
・「オフ」を制御し、ＥＣＬレベルの入力信号をＣＭＯ
Ｓレベルの出力信号に変換する。
された第一および第二の差動増幅器の正負の出力を、例
えばＰチャネルＭＯＳトランジスタから構成された論理
回路により、例えば論理積をとり、その出力により、例
えば、２個のＮＰＮバイポーラトランジスタの「オン」
・「オフ」を制御し、ＥＣＬレベルの入力信号をＣＭＯ
Ｓレベルの出力信号に変換する。
【００１５】従って、従来必要としたＣＭＯＳレベル変
換回路は不要となり、段数が削減され、動作速度を速く
できるとともに出力段がバイポーラトランジスタで構成
されるので駆動能力を大とすることができる。
換回路は不要となり、段数が削減され、動作速度を速く
できるとともに出力段がバイポーラトランジスタで構成
されるので駆動能力を大とすることができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の第一実施例を示す回路図で
ある。
ある。
【００１８】本実施例は、ベースがＥＣＬレベルの第一
の入力信号が入力される入力端子Ａに接続されたＮＰＮ
バイポーラトランジスタＱ１１と、ベースが基準電位Ｖ
ｒｅｆに接続されたＮＰＮバイポーラトランジスタＱ１
２と、定電流源Ｉ１１と、抵抗Ｒ１１およびＲ１２とを
含み構成された第一の差動増幅器、ならびに、ベースが
第二の入力端子Ｂに接続されたＮＰＮバイポーラトラン
ジスタＱ１３と、ベースが基準電位Ｖｒｅｆに接続され
たＮＰＮバイポーラトランジスタＱ１４と、定電流源Ｉ
１２と、抵抗Ｒ１３およびＲ１４とを含み構成された第
二の差動増幅器を含む差動増幅器１０ａを備えたＥＣＬ
−ＣＭＯＳレベル変換回路において、本発明の特徴とす
るところの、前記第一および第二の入力信号に応じてそ
れぞれ前記第一および第二の差動増幅器から出力される
正負の出力を入力し所定の論理演算を行うＭＯＳトラン
ジスタから構成された論理回路２０ａと、論理回路２０
ａの出力に従ってＣＭＯＳレベルの出力信号を出力端子
Ｃに出力するバイポーラトランジスタから構成され出力
回路３０ａとを備えている。
の入力信号が入力される入力端子Ａに接続されたＮＰＮ
バイポーラトランジスタＱ１１と、ベースが基準電位Ｖ
ｒｅｆに接続されたＮＰＮバイポーラトランジスタＱ１
２と、定電流源Ｉ１１と、抵抗Ｒ１１およびＲ１２とを
含み構成された第一の差動増幅器、ならびに、ベースが
第二の入力端子Ｂに接続されたＮＰＮバイポーラトラン
ジスタＱ１３と、ベースが基準電位Ｖｒｅｆに接続され
たＮＰＮバイポーラトランジスタＱ１４と、定電流源Ｉ
１２と、抵抗Ｒ１３およびＲ１４とを含み構成された第
二の差動増幅器を含む差動増幅器１０ａを備えたＥＣＬ
−ＣＭＯＳレベル変換回路において、本発明の特徴とす
るところの、前記第一および第二の入力信号に応じてそ
れぞれ前記第一および第二の差動増幅器から出力される
正負の出力を入力し所定の論理演算を行うＭＯＳトラン
ジスタから構成された論理回路２０ａと、論理回路２０
ａの出力に従ってＣＭＯＳレベルの出力信号を出力端子
Ｃに出力するバイポーラトランジスタから構成され出力
回路３０ａとを備えている。
【００１９】そして、論理回路２０ａは、ゲートが前記
第一の差動増幅器の第一の出力である節点Ａ１にソース
が高電位ＶＣＣにそれぞれ接続された第一のＰチャネル
ＭＯＳトランジスタＴ１１と、ゲートが前記第二の差動
増幅器の第一の出力である節点Ｂ１にソースが高電位Ｖ
ＣＣにドレインがＰチャネルＭＯＳトランジスタＴ１１
のドレインにそれぞれ接続された第二のＰチャネルＭＯ
Ｓトランジスタ１２と、ゲートが前記第一の差動増幅器
の第二の出力である節点Ａ２にソースが高電位ＶＣＣに
それぞれ接続された第三のＰチャネルＭＯＳトランジス
タＴ１３と、ゲートが前記第二の差動増幅器の第二の出
力である節点Ｂ２にソースが第三のＰチャネルＭＯＳト
ランジスタＴ１３のドレインにそれぞれ接続された第四
のＰチャネルＭＯＳトランジスタＴ１４とを含み、出力
回路３０ａは、ベースが第四のＰチャネルＭＯＳトラン
ジスタＴ１４のドレインならびに第一の抵抗Ｒ１５を介
して出力端子Ｃにエミッタが出力端子Ｃにそれぞれ接続
された第一のＮＰＮバイポーラトランジスタＱ１５と、
ベースが第二のＰチャネルＭＯＳトランジスタＴ１２の
ドレインならびに第二の抵抗Ｒ１６を介して低電位ＶＥ
Ｅにコレクタが第一のＮＰＮバイポーラトランジスタＱ
１５のエミッタにエミッタが低電位ＶＥＥにそれぞれ接
続された第二のＮＰＮバイポーラトランジスタＱ１６と
を含んでいる。
第一の差動増幅器の第一の出力である節点Ａ１にソース
が高電位ＶＣＣにそれぞれ接続された第一のＰチャネル
ＭＯＳトランジスタＴ１１と、ゲートが前記第二の差動
増幅器の第一の出力である節点Ｂ１にソースが高電位Ｖ
ＣＣにドレインがＰチャネルＭＯＳトランジスタＴ１１
のドレインにそれぞれ接続された第二のＰチャネルＭＯ
Ｓトランジスタ１２と、ゲートが前記第一の差動増幅器
の第二の出力である節点Ａ２にソースが高電位ＶＣＣに
それぞれ接続された第三のＰチャネルＭＯＳトランジス
タＴ１３と、ゲートが前記第二の差動増幅器の第二の出
力である節点Ｂ２にソースが第三のＰチャネルＭＯＳト
ランジスタＴ１３のドレインにそれぞれ接続された第四
のＰチャネルＭＯＳトランジスタＴ１４とを含み、出力
回路３０ａは、ベースが第四のＰチャネルＭＯＳトラン
ジスタＴ１４のドレインならびに第一の抵抗Ｒ１５を介
して出力端子Ｃにエミッタが出力端子Ｃにそれぞれ接続
された第一のＮＰＮバイポーラトランジスタＱ１５と、
ベースが第二のＰチャネルＭＯＳトランジスタＴ１２の
ドレインならびに第二の抵抗Ｒ１６を介して低電位ＶＥ
Ｅにコレクタが第一のＮＰＮバイポーラトランジスタＱ
１５のエミッタにエミッタが低電位ＶＥＥにそれぞれ接
続された第二のＮＰＮバイポーラトランジスタＱ１６と
を含んでいる。
【００２０】次に、図２の各節点における信号波形図を
用いて動作を説明する。
用いて動作を説明する。
【００２１】時刻ｔ１において、入力端子Ａに低レベ
ル、入力端子Ｂに低レベルの信号を加えると、トランジ
スタＱ１１が「オフ」し、トランジスタＱ１２が「オ
ン」するので、節点Ａ１は高電位ＶＣＣまで上がり、節
点Ａ２は高電位ＶＣＣから（Ｉ１１・Ｒ１２）の電圧分
下がる。また、トランジスタＱ１３が「オフ」し、トラ
ンジスタＱ１４が「オン」するので、節点Ｂ１は高電位
ＶＣＣまで上がり、節点Ｂ２は高電位ＶＣＣから（Ｉ１
２・Ｒ１４）の電圧分下がる。従って、トランジスタＴ
１１およびＴ１２は「オフ」でトランジスタＱ１６には
ベース電流が流れず「オフ」になり、トランジスタＴ１
３およびＴ１４は「オン」でトランジスタＱ１５にベー
ス電流が流れ「オン」になるので、出力端子Ｃは高電位
ＶＣＣ近くまで上がる。
ル、入力端子Ｂに低レベルの信号を加えると、トランジ
スタＱ１１が「オフ」し、トランジスタＱ１２が「オ
ン」するので、節点Ａ１は高電位ＶＣＣまで上がり、節
点Ａ２は高電位ＶＣＣから（Ｉ１１・Ｒ１２）の電圧分
下がる。また、トランジスタＱ１３が「オフ」し、トラ
ンジスタＱ１４が「オン」するので、節点Ｂ１は高電位
ＶＣＣまで上がり、節点Ｂ２は高電位ＶＣＣから（Ｉ１
２・Ｒ１４）の電圧分下がる。従って、トランジスタＴ
１１およびＴ１２は「オフ」でトランジスタＱ１６には
ベース電流が流れず「オフ」になり、トランジスタＴ１
３およびＴ１４は「オン」でトランジスタＱ１５にベー
ス電流が流れ「オン」になるので、出力端子Ｃは高電位
ＶＣＣ近くまで上がる。
【００２２】時刻ｔ２において、入力端子Ａに低レベ
ル、入力端子Ｂに高レベルの信号をそれぞれ加えると、
トランジスタＱ１１が「オフ」し、トランジスタＱ１２
が「オン」するので、節点Ａ１は高電位ＶＣＣまで上が
り、節点Ａ２は高電位ＶＣＣから（Ｉ１１・Ｒ１２）の
電圧分下がる。またトランジスタＱ１３が「オン」し、
トランジスタＱ１４が「オフ」するので、節点Ｂ１は高
電位ＶＣＣから（Ｉ１２・Ｒ１３）の電圧分下がり、節
点Ｂ２は高電位ＶＣＣまで上がる。従って、トランジス
タＴ１２およびＴ１３は「オン」でトランジスタＴ１１
およびＴ１４が「オフ」になるため、トランジスタＱ１
５にはベース電流が流れず「オフ」になり、トランジス
タＱ１６にベース電流が流れるのでトランジスタＱ１６
が「オン」して、出力端子Ｃは低電位ＶＥＥ近くまで下
がる。
ル、入力端子Ｂに高レベルの信号をそれぞれ加えると、
トランジスタＱ１１が「オフ」し、トランジスタＱ１２
が「オン」するので、節点Ａ１は高電位ＶＣＣまで上が
り、節点Ａ２は高電位ＶＣＣから（Ｉ１１・Ｒ１２）の
電圧分下がる。またトランジスタＱ１３が「オン」し、
トランジスタＱ１４が「オフ」するので、節点Ｂ１は高
電位ＶＣＣから（Ｉ１２・Ｒ１３）の電圧分下がり、節
点Ｂ２は高電位ＶＣＣまで上がる。従って、トランジス
タＴ１２およびＴ１３は「オン」でトランジスタＴ１１
およびＴ１４が「オフ」になるため、トランジスタＱ１
５にはベース電流が流れず「オフ」になり、トランジス
タＱ１６にベース電流が流れるのでトランジスタＱ１６
が「オン」して、出力端子Ｃは低電位ＶＥＥ近くまで下
がる。
【００２３】時刻ｔ３において、入力端子Ａに高レベ
ル、入力端子Ｂに低レベルの信号を加えると、トランジ
スタＱ１１が「オン」し、トランジスタＱ１２が「オ
フ」するので節点Ａ１は高電位ＶＣＣから（Ｉ１１・Ｒ
１１）の電圧分下がり、節点Ａ２は高電位ＶＣＣまで上
がる。また、トランジスタＱ１３が「オフ」し、トラン
ジスタＱ１４が「オン」するので節点Ｂ１は高電位ＶＣ
Ｃまで上がり、節点Ｂ２は高電位ＶＣＣから（Ｉ１２・
Ｒ１４）の電圧分下がる。従って、トランジスタＴ１１
およびＴ１４は「オン」でトランジスタＴ１２およびＴ
１３が「オフ」になるため、トランジスタＱ１５にはベ
ース電流が流れず「オフ」になり、トランジスタＱ１６
にベース電流が流れるのでトランジスタＱ１６が「オ
ン」して、出力端子Ｃは低電位ＶＥＥ近くまで下がる。
ル、入力端子Ｂに低レベルの信号を加えると、トランジ
スタＱ１１が「オン」し、トランジスタＱ１２が「オ
フ」するので節点Ａ１は高電位ＶＣＣから（Ｉ１１・Ｒ
１１）の電圧分下がり、節点Ａ２は高電位ＶＣＣまで上
がる。また、トランジスタＱ１３が「オフ」し、トラン
ジスタＱ１４が「オン」するので節点Ｂ１は高電位ＶＣ
Ｃまで上がり、節点Ｂ２は高電位ＶＣＣから（Ｉ１２・
Ｒ１４）の電圧分下がる。従って、トランジスタＴ１１
およびＴ１４は「オン」でトランジスタＴ１２およびＴ
１３が「オフ」になるため、トランジスタＱ１５にはベ
ース電流が流れず「オフ」になり、トランジスタＱ１６
にベース電流が流れるのでトランジスタＱ１６が「オ
ン」して、出力端子Ｃは低電位ＶＥＥ近くまで下がる。
【００２４】時刻ｔ４において、入力端子Ａに高レベ
ル、入力端子Ｂに高レベルの信号を加えると、トランジ
スタＱ１１が「オン」し、トランジスタＱ１２が「オ
フ」するので節点Ａ１は高電位ＶＣＣから（Ｉ１１・Ｒ
１１）の電圧分下がり、節点Ａ２は高電位ＶＣＣまで上
がる。またトランジスタＱ１３が「オン」し、トランジ
スタＱ１４が「オフ」するので節点Ｂ１は高電位ＶＣＣ
から（Ｉ１２・Ｒ１３）の電圧分下がり、節点Ｂ２は高
電位ＶＣＣまで上がる。従って、トランジスタＴ１１お
よびＴ１２は「オン」でトランジスタＴ１３およびＴ１
４が「オフ」になるため、トランジスタＱ１５にはベー
ス電流が流れず「オフ」になり、トランジスタＱ１６に
ベース電流が流れるのでトランジスタＱ１６が「オン」
して、出力端子Ｃは低電位ＶＥＥ近くまで下がる。
ル、入力端子Ｂに高レベルの信号を加えると、トランジ
スタＱ１１が「オン」し、トランジスタＱ１２が「オ
フ」するので節点Ａ１は高電位ＶＣＣから（Ｉ１１・Ｒ
１１）の電圧分下がり、節点Ａ２は高電位ＶＣＣまで上
がる。またトランジスタＱ１３が「オン」し、トランジ
スタＱ１４が「オフ」するので節点Ｂ１は高電位ＶＣＣ
から（Ｉ１２・Ｒ１３）の電圧分下がり、節点Ｂ２は高
電位ＶＣＣまで上がる。従って、トランジスタＴ１１お
よびＴ１２は「オン」でトランジスタＴ１３およびＴ１
４が「オフ」になるため、トランジスタＱ１５にはベー
ス電流が流れず「オフ」になり、トランジスタＱ１６に
ベース電流が流れるのでトランジスタＱ１６が「オン」
して、出力端子Ｃは低電位ＶＥＥ近くまで下がる。
【００２５】以上説明したように、二つのＥＣＬレベル
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
ノア回路として動作する。また、三つ以上の多入力のノ
ア回路も容易に構成することができる。
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
ノア回路として動作する。また、三つ以上の多入力のノ
ア回路も容易に構成することができる。
【００２６】図３は本発明の第二実施例を示す回路図で
ある。
ある。
【００２７】本第二実施例は、ＮＰＮバイポーラトラン
ジスタＱ２１〜Ｑ２４と、定電流源Ｉ２１およびＩ２２
と、抵抗Ｒ２１およびＲ２２とを含み構成された差動増
幅器１０ｂを備えたＥＣＬ−ＣＭＯＳレベル変換回路に
おいて、本発明の特徴とするところの、ＰチャネルＭＯ
ＳトランジスタＴ２１〜Ｔ２４を含み構成された論理回
路２０ｂと、ＮＰＮバイポーラトランジスタＱ２５およ
びＱ２６と抵抗Ｒ２５およびＲ２６とを含み構成された
出力回路３０ｂとを含んでいる。
ジスタＱ２１〜Ｑ２４と、定電流源Ｉ２１およびＩ２２
と、抵抗Ｒ２１およびＲ２２とを含み構成された差動増
幅器１０ｂを備えたＥＣＬ−ＣＭＯＳレベル変換回路に
おいて、本発明の特徴とするところの、ＰチャネルＭＯ
ＳトランジスタＴ２１〜Ｔ２４を含み構成された論理回
路２０ｂと、ＮＰＮバイポーラトランジスタＱ２５およ
びＱ２６と抵抗Ｒ２５およびＲ２６とを含み構成された
出力回路３０ｂとを含んでいる。
【００２８】本第二実施例は、図１の第一実施例におい
て、節点Ａ１とＡ２、ならびに節点Ｂ１とＢ２とをそれ
ぞれ入れ変えたものである。
て、節点Ａ１とＡ２、ならびに節点Ｂ１とＢ２とをそれ
ぞれ入れ変えたものである。
【００２９】次に、図４の信号波形図を用いて動作を説
明する。入力端子ＡおよびＢから節点Ａ１、Ａ２、Ｂ１
およびＢ２については、図１の回路動作とレベルが入れ
変るだけで同様である。
明する。入力端子ＡおよびＢから節点Ａ１、Ａ２、Ｂ１
およびＢ２については、図１の回路動作とレベルが入れ
変るだけで同様である。
【００３０】時刻ｔ１において、入力端子Ａに低レベ
ル、入力端子Ｂに低レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣまで上がり、節点Ａ１は高電位ＶＣＣか
ら（Ｉ２１・Ｒ２２）の電圧分下がる。また節点Ｂ２は
高電位ＶＣＣまで上がり、節点Ｂ１は高電位ＶＣＣから
（Ｉ２２・Ｒ２４）の電圧分下がる。従って、トランジ
スタＴ２１およびＴ２２は「オン」でトランジスタＴ２
３およびＴ２４が「オフ」になるため、トランジスタＱ
２５にはベース電流が流れず、トランジスタＱ２６にベ
ース電流が流れるので、トランジスタＱ２６が「オン」
して出力端子Ｃは低電位ＶＥＥ近くまで下がる。
ル、入力端子Ｂに低レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣまで上がり、節点Ａ１は高電位ＶＣＣか
ら（Ｉ２１・Ｒ２２）の電圧分下がる。また節点Ｂ２は
高電位ＶＣＣまで上がり、節点Ｂ１は高電位ＶＣＣから
（Ｉ２２・Ｒ２４）の電圧分下がる。従って、トランジ
スタＴ２１およびＴ２２は「オン」でトランジスタＴ２
３およびＴ２４が「オフ」になるため、トランジスタＱ
２５にはベース電流が流れず、トランジスタＱ２６にベ
ース電流が流れるので、トランジスタＱ２６が「オン」
して出力端子Ｃは低電位ＶＥＥ近くまで下がる。
【００３１】時刻ｔ２において、入力端子Ａに低レベ
ル、入力端子Ｂに高レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣまで上がり、節点Ａ１は高電位ＶＣＣか
ら（Ｉ２１・Ｒ２２）の電圧分下がる。また節点Ｂ２は
高電位ＶＣＣから（Ｉ２２・Ｒ２３）の電圧分下がり、
節点Ｂ１は高電位ＶＣＣまで上がる。従って、トランジ
スタＴ２１およびＴ２４は「オン」でトランジスタＴ２
２およびＴ２３が「オフ」になるため、トランジスタＱ
２５にはベース電流が流れず、トランジスタＱ２６にベ
ース電流が流れるので、トランジスタＱ２６が「オン」
して出力端子Ｃは低電位ＶＥＥ近くまで下がる。
ル、入力端子Ｂに高レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣまで上がり、節点Ａ１は高電位ＶＣＣか
ら（Ｉ２１・Ｒ２２）の電圧分下がる。また節点Ｂ２は
高電位ＶＣＣから（Ｉ２２・Ｒ２３）の電圧分下がり、
節点Ｂ１は高電位ＶＣＣまで上がる。従って、トランジ
スタＴ２１およびＴ２４は「オン」でトランジスタＴ２
２およびＴ２３が「オフ」になるため、トランジスタＱ
２５にはベース電流が流れず、トランジスタＱ２６にベ
ース電流が流れるので、トランジスタＱ２６が「オン」
して出力端子Ｃは低電位ＶＥＥ近くまで下がる。
【００３２】時刻ｔ３において、入力端子Ａに高レベ
ル、入力端子Ｂに低レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣから（Ｉ２１・Ｒ２１）の電圧分下が
り、節点Ａ１は高電位ＶＣＣまで上がる。また節点Ｂ２
は高電位ＶＣＣまで上がり、節点Ｂ１は高電位ＶＣＣか
ら（Ｉ２２・Ｒ２４）の電圧分下がる。従って、トラン
ジスタＴ２２およびＴ２３は「オン」でトランジスタＴ
２１およびＴ２４が「オフ」になるため、トランジスタ
Ｑ２５にはベース電流が流れず、トランジスタＱ２６に
ベース電流が流れるので、トランジスタＱ２６が「オ
ン」して出力端子Ｃは低電位ＶＥＥ近くまで下がる。
ル、入力端子Ｂに低レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣから（Ｉ２１・Ｒ２１）の電圧分下が
り、節点Ａ１は高電位ＶＣＣまで上がる。また節点Ｂ２
は高電位ＶＣＣまで上がり、節点Ｂ１は高電位ＶＣＣか
ら（Ｉ２２・Ｒ２４）の電圧分下がる。従って、トラン
ジスタＴ２２およびＴ２３は「オン」でトランジスタＴ
２１およびＴ２４が「オフ」になるため、トランジスタ
Ｑ２５にはベース電流が流れず、トランジスタＱ２６に
ベース電流が流れるので、トランジスタＱ２６が「オ
ン」して出力端子Ｃは低電位ＶＥＥ近くまで下がる。
【００３３】時刻ｔ４において、入力端子Ａに高レベ
ル、入力端子Ｂに高レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣから（Ｉ２１・Ｒ２１）の電圧分下が
り、節点Ａ１は高電位ＶＣＣまで上がる。また節点Ｂ２
は高電位ＶＣＣから（Ｉ２２・Ｒ２３）の電圧分下が
り、節点Ｂ１は高電位ＶＣＣまで上がる。従って、トラ
ンジスタＴ２３およびＴ２４は「オン」でトランジスタ
Ｔ２１およびＴ２２が「オフ」になるため、トランジス
タＱ２６にはベース電流が流れず、トランジスタＱ２５
にベース電流が流れるので、トランジスタＱ２５が「オ
ン」して出力端子Ｃは低電位ＶＥＥ近くまで上がる。
ル、入力端子Ｂに高レベルの信号を加えると、節点Ａ２
は高電位ＶＣＣから（Ｉ２１・Ｒ２１）の電圧分下が
り、節点Ａ１は高電位ＶＣＣまで上がる。また節点Ｂ２
は高電位ＶＣＣから（Ｉ２２・Ｒ２３）の電圧分下が
り、節点Ｂ１は高電位ＶＣＣまで上がる。従って、トラ
ンジスタＴ２３およびＴ２４は「オン」でトランジスタ
Ｔ２１およびＴ２２が「オフ」になるため、トランジス
タＱ２６にはベース電流が流れず、トランジスタＱ２５
にベース電流が流れるので、トランジスタＱ２５が「オ
ン」して出力端子Ｃは低電位ＶＥＥ近くまで上がる。
【００３４】以上説明したように、二つのＥＣＬレベル
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
アンド回路として動作する。また、三つ以上の多入力の
アンド回路も容易に構成することができる。
の入力信号に対して、ＣＭＯＳレベルの信号を出力する
アンド回路として動作する。また、三つ以上の多入力の
アンド回路も容易に構成することができる。
【００３５】
【発明の効果】以上説明したように、本発明は、レベル
変換回路と論理回路とを一つにまとめることにより、従
来のものより論理段数が少なく、動作速度が速くなる効
果がある。さらに、出力段がバイポーラトランジスタで
構成されているため駆動能力が大きくなる効果がある。
変換回路と論理回路とを一つにまとめることにより、従
来のものより論理段数が少なく、動作速度が速くなる効
果がある。さらに、出力段がバイポーラトランジスタで
構成されているため駆動能力が大きくなる効果がある。
【図１】本発明の第一実施例を示す回路図。
【図２】その各部における信号波形図。
【図３】本発明の第二実施例を示す回路図。
【図４】その各部における信号波形図。
【図５】従来例を示す回路図。
【図６】その各部における信号波形図。
１０、１０ａ、１０ｂ 差動増幅器 ２０ａ、２０ｂ、５０ 論理回路 ３０ａ、３０ｂ 出力回路 ４０ レベル変換回路 Ａ、Ｂ 入力端子 Ａ′、Ａ１、Ａ２、Ｂ′、Ｂ１、Ｂ２ 節点 Ｃ 出力端子 Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２、Ｉ３１、Ｉ３２
定電流源 Ｑ１１〜Ｑ１６、Ｑ２１〜Ｑ２６、Ｑ３１〜Ｑ３４
ＮＰＮバイポーラトランジスタ Ｒ１１〜Ｒ１６、Ｒ２１〜Ｒ２６、Ｒ３１〜Ｒ３４
抵抗 Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２６、Ｔ３１〜Ｔ３６
ＰチャネルＭＯＳトランジスタ Ｔ４１〜Ｔ４６ ＮチャネルＭＯＳトランジスタ ＶＣＣ 高電位 ＶＥＥ 低電位 Ｖｒｅｆ 基準電位
定電流源 Ｑ１１〜Ｑ１６、Ｑ２１〜Ｑ２６、Ｑ３１〜Ｑ３４
ＮＰＮバイポーラトランジスタ Ｒ１１〜Ｒ１６、Ｒ２１〜Ｒ２６、Ｒ３１〜Ｒ３４
抵抗 Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２６、Ｔ３１〜Ｔ３６
ＰチャネルＭＯＳトランジスタ Ｔ４１〜Ｔ４６ ＮチャネルＭＯＳトランジスタ ＶＣＣ 高電位 ＶＥＥ 低電位 Ｖｒｅｆ 基準電位
Claims (2)
- 【請求項１】 ＥＣＬレベルの第一および第二の入力信
号を入力し差動増幅を行うバイポーラトランジスタから
構成された第一および第二の差動増幅器を備えたＥＣＬ
−ＣＭＯＳレベル変換回路において、 前記第一および第二の入力信号に応じてそれぞれ前記第
一および第二の差動増幅器から出力される正負の出力を
入力し所定の論理演算を行うＭＯＳトランジスタから構
成された論理回路と、 前記論理回路の出力に従ってＣＭＯＳレベルの出力信号
を出力するバイポーラトランジスタから構成された出力
回路とを備えたことを特徴とするＥＣＬ−ＣＭＯＳレベ
ル変換回路。 - 【請求項２】 前記第一および第二の差動増幅器はＮＰ
Ｎバイポーラトランジスタを含み、 前記論理回路は、ゲートが前記第一の差動増幅器の第一
の出力にソースが高電位にそれぞれ接続された第一のＰ
チャネルＭＯＳトランジスタと、ゲートが前記第二の差
動増幅器の第一の出力にソースが前記高電位にドレイン
が前記第一のＰチャネルＭＯＳトランジスタのドレイン
にそれぞれ接続された第二のＰチャネルＭＯＳトランジ
スタと、ゲートが前記第一の差動増幅器の第二の出力に
ソースが前記高電位にそれぞれ接続された第三のＰチャ
ネルＭＯＳトランジスタと、ゲートが前記第二の差動増
幅の第二の出力にソースが前記第三のＰチャネルＭＯＳ
トランジスタのドレインにそれぞれ接続された第四のＰ
チャネルＭＯＳトランジスタとを含み、 前記出力回路は、ベースが前記第四のＰチャネルＭＯＳ
トランジスタのドレインならびに第一の抵抗を介して出
力端子にエミッタが出力端子にそれぞれ接続された第一
のＮＰＮバイポーラトランジスタと、ベースが前記第二
のＰチャネルＭＯＳトランジスタのドレインならびに第
二の抵抗を介して低電位にコレクタが前記第一のＮＰＮ
バイポーラトランジスタのエミッタにエミッタが前記低
電位にそれぞれ接続された第二のＮＰＮバイポーラトラ
ンジスタとを含む請求項１記載のＥＣＬ−ＣＭＯＳレベ
ル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347223A JP2737502B2 (ja) | 1991-12-27 | 1991-12-27 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347223A JP2737502B2 (ja) | 1991-12-27 | 1991-12-27 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183418A JPH05183418A (ja) | 1993-07-23 |
| JP2737502B2 true JP2737502B2 (ja) | 1998-04-08 |
Family
ID=18388761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3347223A Expired - Lifetime JP2737502B2 (ja) | 1991-12-27 | 1991-12-27 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737502B2 (ja) |
-
1991
- 1991-12-27 JP JP3347223A patent/JP2737502B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183418A (ja) | 1993-07-23 |
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