JPH0250616A

JPH0250616A - トランジスタ駆動回路

Info

Publication number: JPH0250616A
Application number: JP63202334A
Authority: JP
Inventors: Noriyuki Fukumori; 福盛　律之; Masaaki Uchihashi; 聖明内橋
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野Ｊ本発明は、トランジスタをパルストランス等を用いて駆
動するトランジスタ駆動回路に関するものである。

［従来の技術］第６図は従来のトランジスタ駆動回路の具体回路図であ
る。直流電源Ｖｃｅの出力端には、コンデンサＣＩと抵
抗Ｒ３との並列回路と、パルストランスＰＴの１大巻Ｍ
ｎｌと、トランジスタＱ２との直列回路が接続しである
。このパルストランスＰＴの２　次Ｓ線ｎ２はトランジ
スタＱ、のベース・エミッタ間と並列に接続してあり、
パルストランスＰＴの３大巻＃Ｉｎ、の一燈はトランジ
スタＱ１のエミッタに接続しである。

第７図は従来例を説明するためのトランジスタＱ１を用
いた基本回路例であり、交流電源１をダイオードブリッ
ジＤＢで整流し、トランジスタＱ、を介してコイル上１
ダイオードＤ１コンデンサＣ等にて平滑し、負荷２に電
源を供給するようになっている。また、抵抗Ｒｓの両端
には制御回路３が接続されている。尚、トランジスタＱ
、のコレクタ電流は漸増電流である。第８図は第６図の
通常時の動作波形図である。

第８図の（３点はトランジスタＱ２がオンした瞬間で、
同図（ｂ）に示すようにパルストランスＰＴの１大巻＃
ｉｎ＋に急峻な電流Ｉｆ’ＴＩが流れ、２次巻線ｎ２に
トランジスタＱ、を逆バイアスする方向に電圧を発生さ
せ、トランジスタＱ、をオフしている。この急峻な電流
ＩＰＴＩが流れた後も、同図のｊｚＪαまではトランジ
スタＱ２はオン状態であるので、電流Ｉ　ＰＴ＋（＝　
Ｉ　Ｃ０２）は流れ続け、パルストランスＰＴにエネル
ギーが蓄積される。尚、Ｉｃ０２はトランジスタＱ、の
コレクタ電流である。ｔ２でトランジスタＱ２がオフと
なると、パルストランスＰＴの１次巻線ｎ１に逆起電圧
が発生し、トランジスタＱ、を順バイアスする方向にパ
ルストランスＰＴの２次巻線ｎ２に電圧を発生させる。

トランジスタＱ１のオン時のベース電ｍＩＢ。

は次のようになる。すなわち、パルストランスＰＴの２
大巻＃ｉｎ２＋：（次巻線ｎ、の巻数を夫々ｎ２１ｎ：
ｌとすると、通常、Ｉ　　Ｂｏｌ　”　（ｎ３／ｎ２）Ｔ　　Ｃｏｔのコレ
クタ電流ＩＣ０Ｉに比例したベース電流ｒＢａ−２が流
れる（第８図（ｃｌ））、尚、上記のｒ１１／ｎ２は通
常トランジスタの直流増幅率ｈｆｅに設定され、このｈ
ｒｅに応じたＩＢＯＩを提供できる。しかし、実際には
、トランジスタＱ２がオフし、トランジスタＱ、がオン
した時、パルストランスＰＴの１次巻線ｎ、の蓄積エネ
ルギーが２次巻４１ｎ２に伝達され、それらによるベー
ス電流Ｉａａ＋−＋（第８図（Ｃ））が合成されるため
、トランジスタＱ１のベース電流ｌＢＯ３は第８図の（
ｅ）と（ｄ）の合成された（ｅ）のような波形の電流が
流れることになる。尚、第８図（ａ）はトランジスタＱ
２のコレクタ・エミッタ間の電圧ＶＣＥＯ２であり、ま
た、同図Ｃｆ＞はトランジスタＱ、のコレクタ電流ＩＣ
０Ｉを示している。

第７図の抵抗Ｒｓは負荷電流検出用であり、制御回路３
で抵抗Ｒｓの両端電圧を検出し、トランジスタＱ、のオ
ンデユーテイを制御している。

例えば、負荷電流が通常より増加すると、制御回路３を
介して第６図のトランジスタＱ２のオン時間は通常より
長くなる。トランジスタＱ２がオンの間は、トランジス
タＱ１はオフの状態を継続するので、トランジスタＱ、
のオン時開は通常より短くなる。第９図にこのタイムチ
ャートを示している。トランジスタＱ２のオン時開が長
くなると、パルストランスＰＴの１大巻＠　ｎ　、に流
れる電流ＩＰＴ＋も第９図（ｂ）に示すように徐々に増
加していき、パルストランスＰＴに蓄積されるエネルギ
ーはそれだけ大きくなり、第８図（ｃ）に示すトランジ
スタＱ１のベース電流Ｉ　Ｂｏｌ−＋も大となる。その
ため、トランジスタＱ、のベース電流ＩＢＯＩが大きく
なり、オーバードライブとなり、トランジスタＱ１のロ
スが大きくなる。

パルストランスＰＴに蓄積されるエネルギーを小さくす
る手段として、＠６図の抵抗Ｒ８の値を大きくして、パ
ルストランスＰＴの１大巻＃ｉｎ。

に流れる電流ＩＰＴＩを小さくするという考え方ができ
る。しかしながら、この方法によると、トランジスタＱ
、をオフするためのエネルギーも小さくなる。つまり、
第８図（ｂ）に示すＹ部のエネルギーは小さくなるが、
Ｘ部のエネルギーも小さくなる。

［発明が解決しようとする課題１本発明は、上述の煮に鑑みて提供したものであって、ト
ランジスタのオンデユーテイが短くなることにより、オ
ーバードライブとなることを防止することを目的とした
トランジスタ駆動回路を提供するものである。

（課題を解決するための手段１本発明は、パルストランスの１次巻線に蓄積されるエネ
ルギーが一定以上にならないように制御する制御手段を
設けたものである。

［作用］制御手段によりパルストランスの１次巻線に蓄積される
エネルギーを一定以上にならないようにしている。

（実施例１）以下、本発明の実施例を図面を参照して説明する。本発
明は、トランジスタをオンするためのエネルギーを必要
以上にパルストランスに蓄積させないようにパルストラ
ンスの１次巻線に流れる電流を制限するようにしたもの
であり、第１図に具体回路図を、第２図はタイムチャー
トを夫々示しでいる。ｌ＄１図において、従来の回路構
成に抵抗Ｒ２とスイッチ要素であるスイッチＳとの並列
回路を、抵抗Ｒ８に直列に接続し、このスイッチＳを制
御する制御回路１０を付加している。尚、上記抵抗Ｒ２
とスイッチＳとでパルストランスＰＴの１次＠　＃ｉ　
ｎ　、に流れる電流を制限する制御手段を構成している
。第２図（、）はトランジスタＱ２のコレクタ・エミッ
タ開電圧ｖｌＪ！ｏ２を、同図（ｂ）はパルストランス
ＰＴの１次巻線ｎ、の電流ＩＰＴ＋を、同図（ｅ）はト
ランジスタＱ１のベース電流１　ｎｏ１ヲ、同図（ｄ）
はトランジスタＱ、のコレクタ電流１０口を夫々示して
いる。

第２図のし３点はトランジスタＱ２がオンした瞬間であ
り、パルストランスＰＴの１次巻線ｎ１に急峻な電流が
流れ、トランジスタＱ１のオフの電流となる。その後も
トランジスタＱ２がオン状態を継続すると、電流Ｉ　Ｐ
Ｔ、（＝　Ｉ　ｃｏ２）が流れ続け、パルストランスＰ
Ｔにエネルギーが１８１される。

ある時間以上トランジスタＱ２のオン状態が続くと、第
１図のスイッチＳがオフとなる（第２図のｔ、ｉ、）、
すると、抵抗Ｒ２が抵抗Ｒ８に直列に接続されることに
なるため、パルストランスＰＴの１次巻線ｎ、に流れる
電流ＩＰＴ＋が減少し、パルストランスＰＴに蓄積され
るエネルギーは制限されることになる。尚、通常状態に
おいては、スイッチＳはオンとなっていて、抵抗Ｒ２を
短絡している。

制御回路１０は２つの汎用のタイマーＩＣ，。

ＩＣ２（例えば、ＮＥＣ社製μＰＣｌ５５５）と、オア
デー）Ｇ１等から構成されており、上記スイッチＳの開
閉の制御を行なう。このタイマーＩＣ。

は、２番ビンの入力がＶｃｃの１／３より低くなると抵
抗ＲＴ＋及びコンデンサＣＴ、で決まる時間だけ３番ビ
ンの出力がＨレベルとなる。他方のタイマー　Ｉ　ＣＺ
も同様である。第３図は第１図の制御回路１０のタイム
チャートを示し、Ａ−Ｄは夫々対応した波形である。タ
イマーＩＣ１の出力波形は、第３図（ｃ）に示すように
インバータＩ、の出力のＡ′の立ち下がりの点から時間
ｔＢだけＨレベルとなる。この時間１．は抵抗ＲＴＩと
コンデンサＣＴ。

とで決まる。

オアデー）　Ｇ　＋の出力Ｃは、Ａ’　、Ｂのいずれも
Ｌレベルの時のみ、Ｌレベルとなる。オアデートＧ、の
出力ＣはタイマーＩＣ２の入力となり、タイマーＩＣ，
と同じ動作をし、タイマーＩＣ２の出力は、第３図のし
１点より、時間ｔｏだけＨレベルとなる。つまり、トラ
ンジスタＱ２のオン時間がタイマーＩＣ３の動作時間ｔ
８より短い場合には、第３図（ｅ）に示すようにタイマ
ー■Ｃ２の出力りはＬレベルであり、スイッチＳは閉成
状態を維持する。そして、第３図（ａ）に示すように、
トランジスタＱ２のオン状態が、第３図（Ｃ）に示すよ
うに時開１Ｂより長くなると、同図（ｅ）に示すように
タイマーＩＣ，の出力Ｂの立ち下がりでタイマーＩＣ２
にトリ〃信号が入り、タイマーＩＣ２のＨレベルの信号
により時間ｔＤだけスイッチＳをオフにする。このしＤ
の時間はトランジスタＱ、がオンするまでにスイッチＳ
がオフからオンになるように設定しである。従って、時
刻し、から、同図（ｆ）に示すようにパルストランスＰ
Ｔの１次巻線ｎ、に流れる電ｍＩｐｙ＋は減少し、トラ
ンジスタＱ、のベース電流ＩＢＯＩは同図（ｇ）のよう
になる。尚、スイッチＳはトランジスタ、サイリスク等
の素子でも、また、リレーを用いてもよい。

このように構成することにより、トランジスタＱ２があ
る時間以上オン状態が継続されると、スイッチＳがオフ
となり、パルストランスＰＴの１次巻線ｎ、の電流ＩＰ
Ｔ＋が制限され、トランジスタＱ、のベース電流ＩＢＯ
Ｉがオーバードライブとなることを防止することができ
る。

（実施例２）第４図は実施例２を示し、直流電源ＶｃｃにスイッチＳ
を直列に設け、第１図の実施例と同じ制御回路１０でス
イッチＳをオンオフし、パルストランスＰＴの１次巻線
ｎ１の電流ＩＰＴＩを制限するようにしている。

（実施例３）第５図は実施例３を示し、パルストランスＰＴの１大巻
＃ｉｎ＋に並列に抵抗Ｒ２とスイッチＳの直列回路を接
続したものである。この実施例は、ある時間以上トラン
ジスタＱ２のオン状態が継続すると、スイッチＳがオン
となり、パルストランスＰＴの１次巻線ｎ＋の電流Ｉ　
ＰＴ＋を制限するようにしている。また、この実施例に
おいて、スイッチＳをと９抵抗のみでも良（、トランジ
スタＱのベースドライブを制限しつつ、且つトランジス
タＱ１をオフさせるエネルギーを減少させずにドライブ
させることができるものである。

〔発明の効果］本発明は上述のように、パルストランスの１次巻線に蓄
積されるエネルギーが一定以上にならないように制御す
る制御手段を設けたものであるから、この制御手段によ
りパルストランスの１次巻線に蓄積されるエネルギーを
一定以上にならないようにすることができ、トランジス
タのオフエネルギーを減少させずにオーバードライブを
防ぐことができる効果を奏するものである。

また、制御手段として第２の抵抗とスイッチ要素との並
列回路で構成し、該並列回路を上記第１の抵抗に直列に
接続し、所定の期間経過後にスイッチ要素を１１！！處
することで、ある一定期間パルストランスの１次巻線に
流れる電流を制限することができ、トランジスタのオー
バードライブを防止することができる。

また、制御手段として第３の抵抗とスイッチ要素との直
列回路とで構成し、この直列回路をパルストランスの１
次巻線の両端に並列に接続し、所定の期間経過後にスイ
ッチ要素を開成することで、ある一定期間パルストラン
スの１次巻線に流れる電流を制限することができて、ト
ランジスタのオーバードライブを防止することができる
。

【図面の簡単な説明】

第１図は本発明の実施例の具体回路図、第２図は同上の
タイムチャート、第３図は同上のタイムチャート、第４
図は同上の実施例２の具体回路図、第５図は同上の実施
例３の具体回路図、第６図は従来例の具体回路図、第７
図は同上の回路図、第８図は同上のタイムチャート、第
９図は同上のタイムチャートである。Ｑ、はトランジスタ、ＰＴはパルストランス、ｎ、は１
次巻線、Ｒ２は２次巻線、ｎ、は３次巻線、Ｒ１は第１
の抵抗、Ｒ２は第２の抵抗、Ｖｃｃは直流電源である。代理人　弁理士　石　１）長　七

Claims

【特許請求の範囲】

（１）直流電源出力端に少なくともコンデンサと第１の
抵抗との並列回路と、パルストランスの１次巻線と、ス
イッチング素子とからなる直列回路を接続し、上記パル
ストランスの２次巻線の出力端をトランジスタのベース
・エミッタ間に接続し、パルストランスの３次巻線の一
端をトランジスタのエミッタに接続して、該３次巻線に
上記トランジスタのコレクタ電流が流れるようにしたト
ランジスタ駆動回路であって、上記スイッチング素子の
オン期間にはパルストランスの２次巻線の両端にトラン
ジスタと逆バイアスされる方向に電圧を発生させるよう
に２次巻線を１次巻線に対して巻装し、トランジスタが
オンの期間、３次巻線に流れるコレクタ電流に比例した
ベース電流をトランジスタに供給するようにしたトラン
ジスタ駆動回路において、上記パルストランスの１次巻
線に蓄積されるエネルギーが一定以上にならないように
制御する制御手段を設けて成ることを特徴とするトラン
ジスタ駆動回路。
（２）制御手段として第２の抵抗とスイッチ要素との並
列回路で構成し、該並列回路を上記第１の抵抗に直列に
接続し、所定の期間経過後にスイッチ要素を開成するよ
うにした請求項１記載のトランジスタ駆動回路。
（３）制御手段として第３の抵抗とスイッチ要素との直
列回路とで構成し、この直列回路をパルストランスの１
次巻線の両端に並列に後続し、所定の期間経過後にスイ
ッチ要素を開成するするようにした請求項１記載のトラ
ンジスタ駆動回路。