JP2004320873A - Mos型fetを用いた逆流阻止回路 - Google Patents
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Abstract
【解決手段】MOS型FET1のドレイン端子を入力端子11に、ソース端子を出力端子12に、ゲート端子を抵抗器8を介してバイアス端子13に接続し、FET1のゲート端子−ソース端子間に差動増幅器の一方のトランジスタ3のコレクタ端子−エミッタ端子を接続し、FET1のドレイン端子に差動増幅器の他方のトランジスタ2のエミッタ端子を接続し、この他方のトランジスタ2のベース端子と一方のトランジスタ3のベース端子の間を抵抗器6(および/または9)を介して接続し、この抵抗器の任意の位置を抵抗器8を介してバイアス端子13に接続し、他方のトランジスタ2のベース端子−エミッタ端子の間に逆並列にダイオード4を接続し、コレクタ端子は抵抗器7を介してバイアス端子13に接続してなる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、例えば、電源供給の停止を避けるために電源装置を複数台設置し、この複数台の電源装置を冗長運転する場合、一方の電源装置から他方の電源相装置へ電流が流れ込まないようにするための逆流阻止回路に関するものである。
【0002】
【従来の技術】
従来、電源供給装置の冗長運転を行うような場合、図8に示すように、負荷25に接続した第1、第2の電源装置21、22の後段に逆流防止素子としてダイオード23、24を挿入して、一方の電源装置から他方の電源装置へ電流が流れ込まないようにしていた。
【0003】
【特許文献1】
特開平6−70544号公報
【特許文献2】
特開平10−240359号公報
【0004】
【発明が解決しようとする課題】
図8に示すようにダイオードを利用した場合、ダイオードは、低いものでも、順方向に0.3V〜0.6Vの電圧降下を有するものであって、一般には、0.5V〜1.0Vの電圧降下を有している。この電圧降下による電力損失が装置の電力効率を悪化させる大きな要因となっていた。
特に最近では、集積回路等の電源の低電圧化が進んでいるため、前述したダイオードの電圧降下による電力損失の割合が増大しているという問題点があった。電力損失の割合が増大すれば発熱量も増大し、より大型のヒートシンクを必要としたり、耐熱性の高い部品や温度特性の少ない部品を必要としたりして、装置の大型化や製造原価の増大などを招くという問題点があった。
【0005】
DC−DCコンバータ回路などの交流回路では、MOS−FETのゲートに同期信号を印加して整流を行う同期整流回路があり、電力の低損失化がなされているが、突合せダイオード等の直流電源回路には適用できず、直流回路におけるダイオードの順方向の電圧降下による電力損失の低減は困難であった。
また、交流回路で利用される同期整流回路においても、MOS−FETを駆動するための信号生成回路が複雑であるという問題点があった。
【0006】
本発明は、直流電源回路における順方向の電圧降下を低くすることにより、電力損失を低減することを第1の目的とし、また、同期整流回路の前記信号生成回路を不要とすることにより、交流回路におけるMOS−FETを利用した整流回路の簡素化を図ることを第2の目的とする。
【0007】
【課題を解決するための手段】
本発明は、以上のような問題点を解決するためになされたもので、入力電圧と出力電圧を比較増幅する差動増幅器の出力によりMOS型FET1の導通・非導通を制御するようにしたものである。具体的には、MOS型FET1のドレイン端子を入力端子11に、ソース端子を出力端子12に、ゲート端子を抵抗器8を介してバイアス端子13に接続し、前記FET1のゲート端子−ソース端子間に差動増幅器を構成する一方のトランジスタ3のコレクタ端子−エミッタ端子を接続し、前記FET1のドレイン端子に差動増幅器を構成する他方のトランジスタ2のエミッタ端子を接続し、この他方のトランジスタ2のベース端子と前記一方のトランジスタ3のベース端子の間を抵抗器6(および/または9)を介して接続し、この抵抗器の任意の位置を抵抗器8を介してバイアス端子13に接続し、前記他方のトランジスタ2のベース端子−エミッタ端子の間に逆並列にダイオード4を接続し、コレクタ端子は抵抗器7を介してバイアス端子13に接続してなるものである。
【0008】
【発明の実施の形態】
以下、本発明の実施例を図面に基づき説明する。
図1は、本発明の第1実施例で、正電源用の逆流阻止回路を示すものである。この図1において、1はMOS型のFET(pチャネル型)で、ドレイン端子が入力端子11に、ソース端子が出力端子12に接続されている。
FET1のゲート端子は、抵抗器8を介してバイアス端子13に接続されるとともに、ゲート端子−ソース端子間に制御用のトランジスタ(PNP型)3のコレクタ端子−エミッタ端子が接続されている。
一方、FET1のドレイン端子には、トランジスタ(PNP型)2のエミッタ端子が接続され、このトランジスタ2のベース端子と前記トランジスタ3のベース端子の間は、抵抗器6と抵抗器9を介して接続されている。抵抗器6と抵抗器9間は、抵抗器10を介してバイアス端子13に接続されている。
【0009】
前記トランジスタ2のベース端子−エミッタ端子の間には、逆並列にダイオード4が接続されるとともに、コレクタ端子は、抵抗器7を介してバイアス端子13に接続されている。これらのトランジスタ2および3は、差動増幅器として動作する。前記トランジスタ3のエミッタ端子−コレクタ端子の間には、FET1に過大なゲート電圧が印加されるのを防止するツェナーダイオード5が接続されている。
【0010】
以上のような構成において、入力端子11に正常な電圧Einが印加されている場合は、FET1のドレイン端子−ソース端子間は、内部ダイオード14を介して導通状態となる。ここで、ソース端子には、入力電圧Einより内部ダイオード14の電圧降下の分だけ低い電圧が発生し、図2(a)に示すように、Ein>Eoutとなるため、トランジスタ2、3のベース電流IB1とIB2は、IB1 >IB2となり、トランジスタ2がオン、トランジスタ3がオフとなる。ここで、FET1のゲート端子は抵抗器8を介してバイアス端子13に接続されており、ソース端子に対して負の電圧が印加されているのでFET1が導通し、図2(c)に示すように、入力端子電流I0が流れる。また、Ein>Eoutであるため、ダイオード電流ID1は、図2(b)に示すように流れない。
【0011】
入力端子11に印加される電圧Einが低下して、Ein<Eoutとなると、トランジスタ2、3のベース電流IB1とIB2は、IB1<IB2となり、トランジスタ2がオフ、トランジスタ3がオンとなる。すると、FET1のゲート端子−ソース端子間がショートするので、FET1は非導通となって、電流が逆流することを阻止する。
このFET1が導通から非導通に切り替わるとき、入力端子11への印加電圧が、出力端子12の電圧に比べて、トランジスタ3のベース−エミッタ間の電圧降下とダイオード4の順方向の電圧降下の合計以上に低下すると、トランジスタ3のベースから抵抗器9および6、ダイオード4を介して、図2(b)に示すように、入力端子11側に流れるダイオード電流ID1が発生する。この電流ID1は、IB2に比べて大きな電流を流すことができるため、トランジスタ3を急激(高速)に導通させることができ、FET1の電流逆流阻止の応答時間を極めて短くすることができる。
また、入力端子電流I0は、Einの低下にしたがって下落し、トランジスタ3によりゲート端子−ソース端子間がショートしてFET1が非導通となるまで、出力端子12側から電流が流れ込んで、図2(c)に示すとおり、瞬間的に大きくマイナスとなるが、この逆回復時間が極めて短く済む。そして、入力端子電流は、図2(c)に示すように、ダイオード電流ID1と略同じ値のマイナスの電流となる。
【0012】
次に、図3は、図1の正電源用の逆流阻止回路を負電源用の逆流阻止回路に変更したもので、各素子の配置構成は図1の回路と同じである。相違点は、ダイオード4とツェナーダイオード5の向きを逆に変更し、FET1をnチャネル型に変更し、トランジスタ3とトランジスタ2をNPN型に変更したものである。
動作については、図1の逆流阻止回路と逆特性となるだけなので省略する。
【0013】
次に、図4は、本発明の第2実施例を示すもので、図1の正電源用の逆流阻止回路を基本とし、FET1と抵抗器8の間にドライブ回路を挿入して高速逆流阻止回路としたものである。具体的には、FET1のソース端子−ゲート端子の間にトランジスタ(NPN型)16のコレクタ端子−エミッタ端子を接続し、FET1のゲート端子−バイアス端子13の間にトランジスタ(PNP型)15のエミッタ端子−コレクタ端子を、バイアス端子13側に抵抗器17を介して接続し、トランジスタ15、16のベース端子を抵抗器8に接続したものである。
【0014】
このドライブ回路は、入力電圧Einの低下にしたがって、トランジスタ3のコレクタ電流がトランジスタ15および16のベース端子の流れることにより、トランジスタ16のコレクタ端子−エミッタ端子を介して、FET1のゲート端子−ソース端子間を加速的にショートさせてFET1を非導通とすることができる。
【0015】
次に、図5は、図4の正電源用の高速逆流阻止回路を負電源用の高速逆流阻止回路に変更したもので、各素子の配置構成は図4の回路と同じである。相違点は、ダイオード4とツェナーダイオード5の向きを逆に変更し、FET1をnチャネル型に変更し、トランジスタ3、トランジスタ2およびトランジスタ15をNPN型に変更し、トランジスタ16PNP型に変更したものである。動作については、図4逆流阻止回路と逆特性となるだけなので省略する。
【0016】
次に、図6および図7は、本発明の第3実施例を示すもので、図4の正電源用および図5の負電源用の高速逆流阻止回路を基本とし、FET1のドレイン端子の直前にインダクタ18を挿入したものである。このインダクタ18を挿入することにより、入力電圧Einの低下からFET1の非導通までの逆方向電流を緩和することができる。
【0017】
以上の実施例では、トランジスタ2のベース端子とトランジスタ3のベース端子が抵抗器6と抵抗器9を介して接続されているが、いずれか一方の抵抗器を省いてもよい。
また、ツェナーダイオード5は、FET1に過大なゲート電圧が印加されるのを防止するためのもので、そのような危険がなければ設けなくてもよい。
【0018】
【発明の効果】
本発明は、以上のように、入力端子と出力端子の電圧差で動作する差動増幅器を構成するトランジスタでFETの導通・非導通を制御するようにしたので、直流回路においても順方向の電圧降下の少ないMOS型のFETを利用して逆流防止をすることができ、電圧降下による電力損失を可及的に減少することができ、電力効率を向上させることができる。また、電力損失が減少することにより、発熱量も減少し、ヒートシンクの小型化あるいは不要化することができ、耐熱性や温度特性の面でもより安価な部品を利用することができ、装置の不要な大型化も抑えることができるという効果を有するものである。またさらに、交流回路においても、同期整流回路の信号生成回路が不要となり、MOS型のFETを利用した整流回路の簡素化を図ることができるという効果を有するものである。
【図面の簡単な説明】
【図1】本発明の第1実施例を示すもので、正電源用の逆流阻止回路の回路図である。
【図2】図1の逆流阻止回路の特性を示すもので、(a)は入出力電圧を示す特性図、(b)はダイオード4の電流を示す特性図、(c)は入力端子11の電流を示す特性図である。
【図3】図1の正電源用の逆流阻止回路を負電源用に変更した逆流阻止回路の回路図である。
【図4】図1の逆流阻止回路にドライブ回路を追加して高速化した正電源用の逆流阻止回路の回路図である。
【図5】図3の逆流阻止回路にドライブ回路を追加して高速化した負電源用の逆流阻止回路の回路図である。
【図6】図4の逆流阻止回路にインダクタンスを追加して過渡期の逆方向電流を緩和した正電源用の逆流阻止回路の回路図である。
【図7】図5の逆流阻止回路にインダクタンスを追加して過渡期の逆方向電流を緩和した負電源用の逆流阻止回路の回路図である。
【図8】従来のダイオードを利用した逆流阻止回路を示すブロック図である。
【符号の説明】
1…FET、2、3…トランジスタ、4…ダイオード、5…ツェナーダイオード、6、7、8、9、10…抵抗器、11…入力端子、12…出力端子、13…バイアス端子、14…FETの内部ダイオード、15、16…トランジスタ、17…抵抗器、18…インダクタ、21…第1の電源、22…第2の電源、23、24…ダイオード、25…負荷。
Claims (5)
- 入力電圧と出力電圧を比較増幅する差動増幅器の出力によりMOS型FET1の導通・非導通を制御することを特徴とする逆流阻止回路。
- MOS型FET1のドレイン端子を入力端子11に、ソース端子を出力端子12に、ゲート端子を抵抗器8を介してバイアス端子13に接続し、前記FET1のゲート端子−ソース端子間に差動増幅器を構成する一方のトランジスタ3のコレクタ端子−エミッタ端子を接続し、前記FET1のドレイン端子に差動増幅器を構成する他方のトランジスタ2のエミッタ端子を接続し、この他方のトランジスタ2のベース端子と前記一方のトランジスタ3のベース端子の間を抵抗器6(および/または9)を介して接続し、この抵抗器の任意の位置を抵抗器8を介してバイアス端子13に接続し、前記他方のトランジスタ2のベース端子−エミッタ端子の間に逆並列にダイオード4を接続し、コレクタ端子は抵抗器7を介してバイアス端子13に接続したことを特徴とする請求項1記載の逆流阻止回路。
- FET1のソース端子−ゲート端子の間にトランジスタ16のコレクタ端子−エミッタ端子を接続し、FET1のゲート端子−バイアス端子13の間にトランジスタ15のエミッタ端子−コレクタ端子を、バイアス端子13側に抵抗器17を介して接続し、トランジスタ15、16のベース端子を抵抗器8に接続したドライブ回路を挿入してなることを特徴とする請求項2記載の逆流阻止回路。
- FET1のドレイン端子の直前にインダクタを挿入したことを特徴とする請求項2または3記載の逆流阻止回路。
- 一方のトランジスタのエミッタ端子−コレクタ端子の間に、FET1に過大なゲート電圧が印加されるのを防止するツェナーダイオード5を接続したことを特徴とする請求項2、3または4記載の逆流阻止回路。
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