JPH11205114A - 誘導性負荷の駆動装置 - Google Patents

誘導性負荷の駆動装置

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JPH11205114A
JPH11205114A JP10006160A JP616098A JPH11205114A JP H11205114 A JPH11205114 A JP H11205114A JP 10006160 A JP10006160 A JP 10006160A JP 616098 A JP616098 A JP 616098A JP H11205114 A JPH11205114 A JP H11205114A
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淳一 永田
Junji Hayakawa
順二 早川
Hiroyuki Ban
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Abstract

(57)【要約】 【課題】 直流電源から誘導性負荷への通電遮断時に発
生する電圧にて誘導性負荷に電流を流すように構成され
た駆動装置において、その電流経路を形成する整流素子
の両端に生じる電圧を低減して素子の発熱を抑制する。 【解決手段】 誘導性負荷Lを定電流チョッパ駆動する
際に、第1スイッチング素子10のオフ時に誘導性負荷
Lに生じる電圧にて負荷Lに電流を流す整流素子20
に、MOSFET30を並列に接続し、第1スイッチン
グ素子10のオン時には、整流手段50を介して容量素
子40を充電し、第1スイッチング素子10のオフ時に
は、第2スイッチング素子60をオンして、この容量素
子40に充電した電圧にてMOSFET30をオンさせ
る。この結果、第1スイッチング素子10のオフ時に整
流素子20の両端に発生する電圧を大幅に減少させて、
整流素子20での発熱量を抑制することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電磁弁やモータ等
の誘導性負荷を通電制御するのに使用される誘導性負荷
の駆動装置に関する。
【0002】
【従来の技術】従来より、誘導性負荷を定電流チョッパ
駆動する装置として、例えば図6に示すように、一端
(端子Ta)が直流電源BTの正極側に接続された誘導
性負荷Lの他端(端子Tb)から、直流電源BTの負極
側(端子Tc)に至る、誘導性負荷Lへの電源供給経路
上に、所謂ローサイドスイッチとしてnチャンネルMO
SFETからなるスイッチング素子10を備え、誘導性
負荷Lの両端(端子Ta,Tb)に、スイッチング素子
10がターンオフした際に誘導性負荷Lのスイッチング
素子10側端子Tbに生じる電圧により誘導性負荷Lに
電流を流す電流経路Bを形成する、ダイオードからなる
整流素子20を並列接続した駆動装置が知られている。
【0003】この駆動装置は、外部からスイッチング素
子10の制御端子(MOSFETのゲート)T1に入力
される駆動信号S1によってスイッチング素子10をオ
ン/オフさせることにより、誘導性負荷Lに流れる負荷
電流の経路を、直流電源BTの正極側から誘導性負荷L
を通って直流電源BTの負極側に至る電流経路Aと、整
流素子20により形成される電流経路Bとに交互に切り
換えて、誘導性負荷Lを定電流駆動するものである。
【0004】
【発明が解決しようとする課題】ところで、上記従来の
駆動装置において、整流素子20には、通常、ダイオー
ドが使用されることから、スイッチング素子10がオフ
状態で、整流素子20に負荷電流が流れる際には、整流
素子20の両端に、0.6〜1.0V程度の電圧が発生
し、整流素子(ダイオード)20での発熱量が多くなる
という問題があった。また、このようなことから、上記
駆動装置を、半導体集積回路(IC)にて構成する場合
には、整流素子20を構成するダイオードを内蔵するこ
とができず、駆動装置の集積化により装置のコストダウ
ンを図ることができないという問題があった。
【0005】本発明は、こうした問題に鑑みなされたも
のであり、直流電源から誘導性負荷への電源供給経路を
遮断したときに誘導性負荷に発生する電圧にて誘導性負
荷に電流を流すように構成された誘導性負荷の駆動装置
において、その電流経路を形成する整流素子の両端に生
じる電圧を低減して、整流素子の発熱を抑制することを
目的とする。
【0006】
【課題を解決するための手段】かかる目的を達成するた
めになされた請求項1に記載の誘導性負荷の駆動装置に
おいては、図1に例示する如く、直流電源BTから誘導
性負荷Lへの電源供給経路を第1駆動信号S1に応じて
導通・遮断する第1スイッチング素子10が設けられ、
誘導性負荷Lには、第1スイッチング素子10のオフ時
に、誘導性負荷Lの通電遮断によって誘導性負荷Lの第
1スイッチング素子側(端子Tb)に生じた電圧により
誘導性負荷Lに電流を流す整流素子20が、並列に接続
される。
【0007】このため、本発明の駆動装置は、図6に示
した従来の駆動装置と同様、第1駆動信号S1を第1ス
イッチング素子10の制御端子T1に入力して第1スイ
ッチング素子10をオン/オフさせることにより、誘導
性負荷Lに流れる負荷電流の経路を、第1スイッチング
素子10を通る電流経路Aと、整流素子20を通り電流
経路Bとに交互に切り換え、誘導性負荷Lを定電流チョ
ッパ駆動することができる。
【0008】また、本発明の駆動装置においては、整流
素子20の両端には、MOSFET(図1ではnチャン
ネルMOSFET)30の一対の出力端子(ドレイン,
ソース)が接続され、誘導性負荷Lの第1スイッチング
素子10側端部(端子Tb)には、電荷を蓄積可能な第
1容量素子40の一端が接続され、更に、第1容量素子
40の他端には、整流手段50が接続される。
【0009】整流手段50は、第1スイッチング素子1
0のオン時に、直流電源BTから電源供給を受けて、第
1容量素子40を充電する方向に電流を流すためのもの
であり、整流手段50の第1容量素子40とは反対側端
部は、誘導性負荷Lの第1スイッチング素子10とは反
対側端部(換言すれば、直流電源BTと第1スイッチン
グ素子10との接続点;端子Ta)に接続される。
【0010】即ち、第1スイッチング素子10がオン状
態で、誘導性負荷Lに直流電源BTから電源供給がなさ
れているときには、誘導性負荷Lの第1スイッチング素
子10側端部(端子Tb)が、第1スイッチング素子1
0を介して、直流電源BTに接続されることから、その
端子Tbの電位は、スイッチング素子10を介して接続
される直流電源BTの一方の電極(図1では負極)と略
同電位となる。そして、この端子Tbには、第1容量素
子40の一端が接続され、第1容量素子40の他端(端
子Td)は、整流手段50を介して、直流電源BTの他
方の電極(1図では正極)に接続された端子Taに接続
されることから、第1スイッチング素子10がオン状態
であるとき、第1容量素子40には、整流手段50を介
して、直流電源BTから電流が流れ込み、第1容量素子
40は、直流電源BTの電源電圧VBTから整流手段50
で生じる電圧降下分Vfを差し引いた電圧「VBT−V
f」まで充電されることになる。
【0011】一方、整流手段50と第1容量素子40と
の接続点(端子Td)及びMOSFET30の制御端子
(ゲート)には、第2スイッチング素子60の一対の出
力端子が夫々接続される。第2スイッチング素子60
は、第1スイッチング素子10のオフ時に、第2スイッ
チング素子60の制御端子T2に入力される第2駆動信
号S2によりオン状態となって、MOSFET30の制
御端子(ゲート)に、第1スイッチング素子10のオン
時に第1容量素子40に充電された電圧によって端子T
dに生じる電圧を印加し、MOSFET30をオンさせ
るためのものである。
【0012】つまり、第1スイッチング素子10がオフ
状態であるとき、直流電源BTから誘導性負荷Lに電流
が流れないので、誘導性負荷Lの第1スイッチング素子
10との接続点(端子Tb)の電位は、第1スイッチン
グ素子10のオン時から変化(図1では上昇)するが、
第1容量素子40の一端は端子Tbに接続されているた
め、端子Tdの電位も端子Tbの電位と同様に変化す
る。
【0013】例えば、図1に示す装置において、第1ス
イッチング素子10がオンからオフへ移行したことによ
る端子Tbの電位の変化量を△VTbとすると、端子Td
の電位VTdは、「VTd=VBT−Vf+△VTb」と表すこ
とができる。そして、Vfは、第1容量素子40の充電
時に整流手段50の両端に生じる電圧(電圧降下分)で
あり、電源電圧VBTに比べて充分小さく、また、△VTb
は、電源電圧VBTと略等しいことから、端子Tdの電位
VTdは、概ね、「VTd=2VBT」と表すことができる。
従って、第1スイッチング素子10がオンからオフに切
り換えられると、端子Tdの電位が、直流電源BTの正
極側電位の約2倍にまで上昇することになる。
【0014】また、図1に示す装置において、MOSF
ET30をオンさせるには、MOSFET30のゲート
電位を、端子Tbの電位よりもMOSFET30のしき
い値電圧分だけ高くする必要があり、第1スイッチング
素子10がオフ状態で、整流素子20による電流経路B
が形成されている場合に、MOSFET30をオンさせ
るには、MOSFET30の制御端子(ゲート)の電位
を、直流電源の正極側電位よりもMOSFET30のし
きい値電圧以上高くする必要がある。
【0015】そこで、本発明では、上記のように第1ス
イッチング素子10のオン時に電源電圧VBTを用いて充
電しておいた第1容量素子40の出力電圧が印加される
端子Tdから、MOSFET30の制御端子(ゲート)
へと、第2スイッチング素子60を介して電圧を印加す
ることにより、MOSFET30をオンさせるのであ
る。この結果、第1スイッチング素子10がオフされ、
負荷電流が、整流素子20にて形成される電流経路Bを
流れているときに、整流素子20の両端に発生する電圧
を、図6に示した従来装置に比べて、大幅に減少させる
ことができ、整流素子20での発熱量を抑制できる。
【0016】また次に、本発明の駆動装置には、第2ス
イッチング素子60が第2駆動信号S2の入力遮断によ
ってターンオフした際に、第2スイッチング素子60の
オン時に上記電圧印加によってMOSFET30の制御
端子−出力端子間に蓄積された電荷を放電させて、MO
SFET30をオフさせる、放電手段70が設けられ
る。
【0017】この放電手段70は、第2駆動信号S2の
入力遮断と同時に、MOSFET30を速やかにオフさ
せることで、次に第1駆動信号S1が入力されて第1ス
イッチング素子10がオンした際に、MOSFET30
と第1スイッチング素子10とが同時にオン状態とな
り、直流電源BTの正極側から、MOSFET30及び
第1スイッチング素子10を介して、直流電源BTの負
極側へと貫通電流が流れるのを防止するためのものであ
る。
【0018】そして、その後第1駆動信号が入力され
て、第1スイッチング素子10がオンすると、直流電源
BTから誘導性負荷Lへと電流経路Aにて負荷電流が流
れ、第1容量素子40は、整流手段50を介して、再び
充電されることになる。以上説明したように、本発明の
誘導性負荷の駆動装置においては、第1スイッチング素
子10のオフ時に誘導性負荷Lに蓄積された磁気エネル
ギにて負荷電流を流すための整流素子20に、MOSF
ET30を並列に接続し、第1スイッチング素子10の
オフ時には、第2スイッチング素子60の制御端子T2
に第2駆動信号を入力することにより、MOSFET3
0をオンさせることができるようにされている。
【0019】このため、本発明の駆動装置によれば、第
1スイッチング素子10及び第2スイッチング素子60
の制御端子T1,T2に、第1駆動信号S1及び第2駆
動信号S2を交互に入力して、第1スイッチング素子1
0及び第2スイッチング素子60を交互にオンさせれ
ば、第1スイッチング素子10のオフ時に負荷電流が電
流経路Bを流れる際に整流素子20の両端に発生する電
圧を、MOSFET30により大幅に減少させて、整流
素子20での発熱量を抑制することができる。従って、
駆動装置をIC化する際には、整流素子20をIC内に
組み込むことが可能になる。
【0020】なお、本発明では、整流素子20に負荷電
流が流れる際の両端電圧を低減するためにMOSFET
30を使用するが、これは、MOSFET30の代わり
にバイポーラトランジスタを用いると、バイポーラトラ
ンジスタに流れる電流を確保するために、そのチップ面
積を大きくする必要があるためである。つまり、本発明
の駆動装置では、整流素子20の両端電圧を低減して発
熱を防止するためにMOSFET30を使用することに
より、駆動装置のIC化を容易に図ることができるよう
にしているのである。
【0021】また、第1スイッチング素子10のオフ時
にMOSFET30をオンさせるために第2スイッチン
グ素子60からMOSFET30の制御端子(ゲート)
に印加する電圧は、第1スイッチング素子10のオン時
に整流手段50を介して電源電圧VBT近傍にまで充電さ
れる第1容量素子40から得るようにしているので、M
OSFET30をオンさせるために、電源電圧VBTを昇
圧する昇圧回路等を別途設ける必要がなく、装置構成を
極めて簡単にすることができる。
【0022】ここで、上記説明では、MOSFET30
は整流素子20に並列に接続されるものとしたが、MO
SFET30の出力端子間(ソース−ドレイン間)に
は、製造時に寄生ダイオードが形成されることから、請
求項2に記載のように、この寄生ダイオードを整流素子
20として機能させれば、整流素子20を省略すること
もできる。
【0023】また、第2スイッチング素子60の端子T
d側制御端子には、第1スイッチング素子10のオン/
オフに応じて大きく変化する電圧が印加されることか
ら、第2スイッチング素子60がこの電圧変化によって
誤動作することも考えられる。このため、より好ましく
は、請求項3に記載のように、整流手段50と第1容量
素子40との接続点(端子Td)と、第2スイッチング
素子60の制御端子T2との間に、電圧変動を吸収する
第2容量素子を設け、整流手段50と第1容量素子40
との接続点電位の変動により第2スイッチング素子60
が誤動作するのを防止するようにするとよい。
【0024】一方、放電手段70は、第2スイッチング
素子60が第2駆動信号S2の入力遮断によってターン
オフした際に、MOSFET30を速やかにオフさせ、
MOSFET30と第1スイッチング素子10とが同時
にオン状態となるのを防止するためのものであるため、
例えば、請求項4に記載のように、MOSFET30の
制御端子からの電荷の放電経路(図1に示す装置であれ
ば、MOSFET30の制御端子から端子Tcに至る経
路)に第3スイッチング素子を設け、第2駆動信号の入
力遮断時には、駆動手段によって第3スイッチング素子
をオンさせるように構成するとよい。
【0025】つまり、このようにすれば、第3スイッチ
ング素子を介して、MOSFET30に蓄積された電荷
を速やかに放電させることが可能になり、MOSFET
30のカットオフスピードを高めて、直流電源BTから
MOSFET30及び第1スイッチング素子10に貫通
電流が流れる危険性を少なくすることができる。
【0026】また次に、本発明の駆動装置を用いて誘導
性負荷Lの通電制御を行う際には、第1スイッチング素
子10及び第2スイッチング素子60の制御端子T1,
T2に、第1駆動信号S1及び第2駆動信号S2を交互
に入力する必要があるが、このためには、誘導性負荷L
の通電制御を行う制御装置側で、これら各駆動信号S
1,S2を生成しなければならず、第2駆動信号S2を
必要としない駆動装置を用いて誘導性負荷Lの通電制御
を行う従来の制御装置をそのまま利用することができな
い。
【0027】そこで、本発明の駆動装置には、更に、請
求項5に記載のように、誘導性負荷Lへの電源供給経路
を導通・遮断するために外部から入力される制御信号に
応じて、所定の時間差を持たせて第1駆動信号S1及び
第2駆動信号S2を交互に生成する駆動信号生成手段を
設けるようにしてもよい。つまり、このように構成すれ
ば、制御装置側からは、第1スイッチング素子10のオ
ン/オフ指令を行う制御信号を出力するだけでよいた
め、従来の制御装置をそのまま用いることが可能にな
る。
【0028】なお、駆動信号生成手段は、制御信号に応
じて、第1スイッチング素子10をオンさせるための第
1駆動信号S1、及び、第2スイッチング素子60をオ
ンさせるための第2駆動信号S2を、所定の時間差を持
たせて生成するが、これは、駆動信号S1,S2を制御
信号に応じて交互に生成するようにすると、第1スイッ
チング素子10がオンからオフに完全に切り変わってい
ない状態で、MOSFET30がオン状態になってしま
うとか、逆に、MOSFET30がオンからオフに完全
に切り変わっていない状態で、第1スイッチング素子1
0がオン状態になってしまうといったことを防止するた
めである。つまり、各駆動信号S1,S2を時間差を持
たせて交互に生成することにより、MOSFET30と
第1スイッチング素子10とが同時にオンするのをより
確実に防止するのである。
【0029】そして、このための駆動信号生成手段とし
ては、例えば、請求項6に記載のように、制御信号に応
じて第3容量素子を充放電する充放電回路と、この充放
電回路により充放電される第3容量素子の両端電圧を、
電圧レベルの異なる第1基準電圧及び第2基準電圧と夫
々大小比較する一対の比較回路とを用いて構成すること
ができる。なお、この構成の具体例については、後述す
る実施例にて詳細に説明する。
【0030】また次に、上記説明では整流素子20に接
続するMOSFET30として、nチャネルMOSFE
Tを用いた図1の駆動装置を用いて、本発明の構成・作
用・効果を説明したが、これは、図1の駆動装置が、第
1スイッチング素子10が誘導性負荷Lと直流電源BT
の負極側との間に所謂ローサイドスイッチとして設けら
れているためであり、第1スイッチング素子10が直流
電源BTの正極側と誘導性負荷Lとの間に所謂ハイサイ
ドスイッチとして設けられている装置では、図2に示す
ように、MOSFET30として、pチャネルMOSF
ETを用いるようにすればよい。即ち、本発明は、第1
スイッチング素子10がローサイドスイッチとして設け
られた駆動装置であっても、ハイサイドスイッチとして
設けられた駆動装置であっても、上記説明した通りに各
手段を設けることにより(図2参照)、上述の効果を得
ることができる。
【0031】なお、第1スイッチング素子10がハイサ
イドスイッチとして設けられた図2に示す駆動装置にお
いては、端子Tdの電位が端子Tbの電位よりも低くな
る方向に第1容量素子40が充電され、第1スイッチン
グ素子10のオフ時には、端子Tdの電位が、直流電源
BTの正極側電位(Tc)よりも電源電圧VBTの約2倍
の電圧分だけ低くなり、MOSFET30は、第2スイ
ッチング素子60を介して制御端子(ゲート)にこの負
電位が印加されることにより、オンすることになる。
【0032】
【発明の実施の形態】以下に本発明の実施例を図面に基
づき説明する。図3は本発明が適用された第1実施例の
誘導性負荷の駆動装置の構成を表す。図3に示す如く、
本実施例の駆動装置は、図1に示した駆動装置を具体化
したものであり、ローサイドスイッチを構成する第1ス
イッチング素子として、端子Tb,Tcを介して、誘導
性負荷Lと直流電源BTの負極側に接続された端子Tc
との間に接続されたnチャネルMOSFET12(以下
単にFET12という)を備える。また、誘導性負荷L
と直流電源BTの正極側との接続点に接続された端子T
aと端子Tcとの間には、FET12のオフ時に電流経
路Bを形成して、誘導性負荷Lへの電源供給経路(つま
り電流経路A)の遮断時に誘導性負荷Lの端子Tb側に
発生する正の高電圧にて、誘導性負荷Lに電流を流すた
めに、nチャネルMOSFET32(以下単にFET3
2という)が設けられている。
【0033】なお、このFET32は、本発明にかかわ
る主要部である前述のMOSFET30に対応するもの
であり、一方の出力端子であるドレインが端子Taに、
他方の出力端子であるソースが端子Tbに夫々接続され
ている。そして、FET32のドレイン−ソース間に
は、ソースからドレイン側への電流の流れを許容する寄
生ダイオード(図示せず)が形成されることから、本実
施例では、この寄生ダイオードが前述の整流素子20と
して利用するようにされている。
【0034】また、端子Tdと端子Tbとの間には、第
1容量素子としてのコンデンサ42が接続されており、
端子Tdと端子Taとの間には、端子Ta側から端子T
d側への電流方向が順方向となるように、アノードが端
子Taに、カソードが端子Tdに夫々接続された、整流
手段としてのダイオード52が設けられている。
【0035】また本実施例の駆動装置には、第2スイッ
チング素子として、PNPトランジスタ62が備えられ
ており、このPNPトランジスタ62の一方の出力端子
であるエミッタは端子Tdに、同じく他方の出力端子で
あるコレクタは、ダイオード64を介して、FET32
のゲートに接続されている。なお、ダイオード64は、
アノードがPNPトランジスタ62のコレクタに接続さ
れ、カソードがFET32のゲートに接続されて、PN
Pトランジスタ62からFET32のゲート側への一方
向にのみ電流を流す。また、PNPトランジスタ62の
エミッタ−ベース間には、第2容量素子としてのコンデ
ンサ66が設けられている。
【0036】また次に、FET32のドレインには、エ
ミッタが端子Tcに接続されたNPNトランジスタ72
のコレクタが接続されている。このNPNトランジスタ
72は、FET32のオン時にFET32のゲート−ド
レイン間の容量に蓄積された電荷を放電させて、FET
32を速やかにオフさせるためのものであり、前述の放
電手段として機能する。
【0037】そして、本実施例の駆動装置には、このN
PNトランジスタ72とPNPトランジスタ62とを端
子T2を介して外部から入力される駆動信号(第2駆動
信号)S2に応じてオン/オフさせる、前述の駆動手段
としての駆動回路DRが設けられている。
【0038】駆動回路DRは、ベースが端子T2に接続
され、コレクタがインピーダンス素子Z2 を介して端子
Taに接続され、エミッタが端子Tcに接続されたNP
Nトランジスタ74と、NPNトランジスタ74のコレ
クタとNPNトランジスタ72のベースに接続するイン
ピーダンス素子Z4 と、ベースがインピーダンス素子Z
6 を介してNPNトランジスタ74のコレクタに接続さ
れ、エミッタが端子Tcに接続され、コレクタがインピ
ーダンス素子Z8 を介して端子Taに接続されたNPN
トランジスタ76と、ベースがNPNトランジスタ76
のコレクタに接続され、エミッタが端子Tcに接続さ
れ、コレクタがインピーダンス素子Z10を介してPNP
トランジスタ62のベースに接続されたNPNトランジ
スタ78とから構成される。なお、上記各インピーダン
ス素子Zは、定電流源又は抵抗等から構成されて、各ト
ランジスタに流れる電流を制限するためのものである。
【0039】そして、このように構成された駆動回路D
Rにおいては、端子Taには直流電源BTの正極側が接
続され、端子Tcには直流電源BTの負極側が接続され
ていることから、端子T2に、直流電源BTの負極側電
位(以下、グランド電位という)よりも高いハイレベル
の信号(第2駆動信号S2)が入力されると、NPNト
ランジスタ74がオン状態となって、NPNトランジス
タ72のベース電位をグランド電位にし、NPNトラン
ジスタ72をオフさせる。また、この状態では、NPN
トランジスタ76がオフし、NPNトランジスタ78が
オンする。この結果、第2スイッチング素子としてのP
NPトランジスタ62には、NPNトランジスタ78を
介してベース電流が流れ、PNPトランジスタ62がオ
ン状態となる。
【0040】一方、端子T2への第2駆動信号S2の入
力が遮断されると(詳しくは、端子T2がローレベルと
なると)、NPNトランジスタ74がオフするため、N
PNトランジスタ76がオン、NPNトランジスタ78
がオフ状態となって、PNPトランジスタ62のベース
電流が遮断され、PNPトランジスタ62がオフ状態に
なる。そして、この状態では、NPNトランジスタ74
のコレクタがハイレベルとなるので、NPNトランジス
タ72がオンする。
【0041】また次に、第1スイッチング素子であるF
ET12のゲートは、端子T1に接続されている。この
ため、端子T1にグランド電位よりもFET12のしき
い値電圧以上高いハイレベルの駆動信号(第1駆動信
号)S1を入力すれば、FET12はオンし、端子T1
にローレベルの第1駆動信号S1信号を入力すれば、F
ET12はオフする。
【0042】従って、図3に示すように、各端子T1,
T2に、同時にハイレベルとならないように所定の時間
差を設けて極性の異なる駆動信号S1,S2を交互に入
力すれば、FET12とPNPトランジスタ62とが所
定時間差を保ちながら交互にオンし、しかもNPNトラ
ンジスタ72は、PNPトランジスタ62と同期して、
PNPトランジスタ62とは逆にオン/オフ状態が切り
変わる。
【0043】そして、本実施例の駆動装置には、図1に
示した各構成要素が備えられていることから、上記駆動
信号S1,S2の入力により、FET12がオンして、
誘導性負荷Lに直流電源BTから電流経路Aを通って電
流が流れているときには、コンデンサ42が電源電圧V
BTにて充電され、FET12がオフして、誘導性負荷L
に電流経路Bを通って電流が流れているときには、端子
Tdの電位によって、FET32がオンし、FET32
の寄生ダイオードにて構成される整流素子20の両端電
圧が、従来装置に比べて大幅に低減される。よって本実
施例の駆動装置によれば、電流経路Bでの発熱量を抑制
することができる。
【0044】また、第2スイッチング素子であるPNP
トランジスタ62のベース−エミッタ間にはコンデンサ
66が設けられているので、FET12のオン/オフに
伴い端子Tdの電位が大きく変化しても、その変化によ
って、PNPトランジスタ62が誤動作するのを防止で
き、駆動装置の信頼性を向上できる。
【0045】また特に、本実施例では、PNPトランジ
スタ62とFET32のゲートとの間に、ダイオード6
4を設けているので、FET64をオンする時間が長く
なっても、PNPトランジスタ62のベース電流によっ
て、FET32のゲートからPNPトランジスタ62側
に電流が流れて、FET32がオフしてしまうのを防止
できる。よって、本実施例によれば、第2スイッチング
素子をバイポーラトランジスタにて構成した場合に生じ
るこうした問題をも解決することができ、装置の信頼性
をより向上することができるようになる。
【0046】以上説明したように、本実施例の駆動装置
によれば、図1に示した駆動装置と同様に動作し、同様
の効果を得ることができるが、駆動装置を上記のように
動作させるには、第1駆動信号S1及び第2駆動信号S
2が必要であり、こうした駆動信号S1,S2を出力で
きない従来の制御装置を利用することができない。
【0047】そこで、本実施例の駆動装置には、前述の
駆動信号生成手段として、図4(a)に示すような駆動
信号生成回路を設け、駆動装置側で、制御装置から出力
されたFET12をオン/オフさせるための制御信号S
0から、各駆動信号S1,S2を生成するようにすると
よい。以下、この駆動信号生成回路について説明する。
【0048】図4(a)に示す如く、駆動信号生成回路
は、図示しない電源回路から定電圧Vccを受けて定電流
i1,i2を流す一対の定電流源80,82を備える。
なお、定電流源80は定電流源82よりも大きな電流
(i1>i2)を流すようにされている。
【0049】そして、一方の定電流源80からの電流経
路上には、コレクタが定電流源80側に接続され、エミ
ッタが端子Tgを介して駆動装置のグランド電位に接地
された一対のNPNトランジスタ84,86が設けら
れ、他方の定電流源82からの電流経路上には、コレク
タが定電流源82側に接続され、エミッタが端子Tgを
介して駆動装置のグランド電位に接地されたNPNトラ
ンジスタ86が設けられると共に、このNPNトランジ
スタ86のコレクタ−エミッタ間に並列に接続された第
3容量素子としてのコンデンサ90が設けられている。
【0050】また、NPNトランジスタ84のベース
は、制御装置からの制御信号S0を受ける入力端子Ti
に接続されており、NPNトランジスタ86のベース
は、自己のコレクタに接続されると共に、NPNトラン
ジスタ88のベースに接続されている。つまり、NPN
トランジスタ86,88はカレントミラー回路を構成し
ている。
【0051】従って、駆動信号生成回路においては、図
4(b)に示すように、入力端子Tiに入力される制御
信号S0がハイレベルであれば、NPNトランジスタ8
4がオン状態となって、定電流i1がNPNトランジス
タ84を流れることから、NPNトランジスタ86,8
8が共にオフ状態となり、コンデンサ90が定電流i2
にて充電され、コンデンサ90の両端電圧V90が一定の
傾きで、電源回路から供給される定電圧Vccまで上昇す
る。
【0052】一方、制御信号S0がローレベルであれ
ば、NPNトランジスタ84がオフ状態となって、定電
流i1がNPNトランジスタ86を流れる。すると、N
PNトランジスタ88にも、これと同じ定電流i1が流
れるが、NPNトランジスタ88側の定電流源82は、
定電流源80よりも小さい定電流i2を流すため、NP
Nトランジスタ88には、定電流源82だけで定電流i
1を供給できず、電流不足分(i1−i2)だけ、コン
デンサ90から引き出される。この結果、コンデンサ9
0は、一定電流「i1−i2」で放電されることにな
り、その両端電圧V90はグランド電位となるまで一定の
傾きで減少する。
【0053】また次に、駆動信号生成回路には、このよ
うに変化するコンデンサ90の両端電圧と、定電圧Vcc
を抵抗分圧にて生成された第1基準電圧Vref1及び第2
基準電圧Vref2(但し、Vref1<Vref2)とを夫々比較
する一対の比較回路(コンパレータ)92,94が設け
られている。そして、コンパレータ92は、コンデンサ
90の両端電圧V90が第1基準電圧Vref1よりも大きい
ときにローレベルの信号を出力し、コンデンサ90の両
端電圧V90が第1基準電圧Vref1以下であるときにハイ
レベルの信号を出力するよう構成され、コンパレータ9
4は、コンデンサ90の両端電圧V90が第2基準電圧V
ref2よりも大きいときにハイレベルの信号を出力し、コ
ンデンサ90の両端電圧V90が第2基準電圧Vref2以下
であるときにローレベルの信号を出力するよう構成され
ている。
【0054】この結果、各コンパレータ92,94から
は、制御信号S0の電圧レベルに応じて交互にハイレベ
ルとなり、しかも、一方の信号レベルがハイレベルから
ローレベルに反転した後、V90の傾きで決定される一定
時間だけ遅れて、他方の信号レベルがローレベルからハ
イレベルへと変化する、2種類の信号が出力されること
になる。このため、各コンパレータ92,94からの出
力信号を、夫々、第1駆動信号S1及び第2駆動信号S
2として、上記各端子T1,T2に入力することによ
り、図3に示した駆動装置を、FET12,32が同時
にオンしないように、正常に動作させることが可能にな
る。
【0055】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく、種
々の態様を採ることができる。例えば、上記実施例で
は、FET32をオン/オフさせるための第2スイッチ
ング素子及び放電用のスイッチング素子に、バイポーラ
トランジスタを用いるものとして説明したが、図6に示
す如く、第2スイッチング素子にpチャネルMOSFE
T63(以下単にFET63という)を使用し、放電用
のスイッチング素子にnチャネルMOSFET73(以
下単にFET73という)を使用することもできる。そ
して、この場合には、図6に示すように、駆動回路DR
もMOSFETにて構成すれば、駆動装置をMOSFE
Tのみにて構成でき、駆動装置をIC化する際には、M
OSの単一工程で製造できることになる。
【0056】なお、図6において、第2スイッチング素
子を構成するFET63は、ソースが端子Tdに、ドレ
インがFET32のゲートに、夫々接続され、放電用の
スイッチング素子を構成するFET73は、ドレインが
FETのゲートに、ソースが端子Tcに接続されてい
る。また、駆動回路DRは、3つのnチャネルMOSF
ET75,77,79(以下これら各MOSFETを、
単にFET75,FET77,FET79という)と、
3つのインピーダンス素子Z1 ,Z3 ,Z5 とから構成
されている。そして、FET75は、ゲートが端子T2
に接続され、ソースが端子Taに接続され、ドレインが
インピーダンス素子Z1 を介して端子Taに接続される
と共に、FET73のゲートに接続されている。また、
FET77は、ゲートがFET75のドレインに接続さ
れ、ソースが端子Tcに接続され、ドレインがインピー
ダンス素子Z3 を介して端子Taに接続されており、更
に、FET79は、ゲートがFET77のドレインに接
続され、ソースが端子Tcに接続され、ドレインがイン
ピーダンス素子Z5 を介してFET63のゲートに接続
されている。
【0057】そして、このように構成された駆動回路D
Rにおいては、端子T2にハイレベルの第2駆動信号S
2が入力されると、FET75がオンし、FET77が
オフし、FET79がオンするため、FET63がオン
状態、FET73がオフ状態となり、逆に、端子T2へ
の第2駆動信号S2の入力が遮断されて、端子T2の電
位がローレベルとなると、FET75がオフし、FET
77がオンし、FET79がオフするため、FET63
がオフ状態、FET73がオン状態となる。よって、図
5に示した駆動装置においても、図3に示した駆動装置
と同様に動作させることができる。
【0058】なお、コンデンサ42の容量値は、次のよ
うに設定すればよい。コンデンサ42の容量値をCf、
FET32のゲート容量をCox、直流電源BTの電圧を
VBT、FET32のしきい値電圧をVTHとした場合に、 (Cf・VBT)/(Cf+Cox)≧VTH となるようにCfの値を設定すればよい。さらに、FE
T32のオン動作をより確実なものとするためには、C
f≧Coxとすることが好ましい。
【図面の簡単な説明】
【図1】 第1スイッチング素子がローサイドスイッチ
として設けられた駆動装置における本発明の構成を例示
するブロック図である。
【図2】 第1スイッチング素子がハイサイドスイッチ
として設けられた駆動装置における本発明の構成を例示
するブロック図である。
【図3】 実施例の誘導性負荷の駆動装置の構成を表す
電気回路図である。
【図4】 駆動装置を動作させるための第1及び第2駆
動信号を生成する駆動信号生成回路の構成及びその動作
を説明する説明図である。
【図5】 駆動装置をMOSFETのみで構成した実施
例の構成を表す電気回路図である。
【図6】 従来の誘導性負荷の駆動装置の構成を表す電
気回路図である。
【符号の説明】
10…第1スイッチング素子、12…nチャネルMOS
FET、20…整流素子、40…第1容量素子、42…
コンデンサ、50…整流手段、52…ダイオード、60
…第2スイッチング素子、62…PNPトランジスタ、
63…pチャネルMOSFET、66…コンデンサ(第
2容量素子)、70…放電手段、72…NPNトランジ
スタ、73…nチャネルMOSFET、DR…駆動回
路、80,82…定電流源、90…コンデンサ(第3容
量素子)、92,94…コンパレータ、BT…直流電
源、L…誘導性負荷。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 直流電源から誘導性負荷への電源供給経
    路に設けられ、該電源供給経路を第1駆動信号に応じて
    導通・遮断する第1スイッチング素子と、 前記誘導性負荷に並列に接続され、前記第1スイッチン
    グ素子のオフ時に、前記誘導性負荷の通電遮断によって
    前記誘導性負荷の第1スイッチング素子側に生じた電圧
    により前記誘導性負荷に電流を流す整流素子と、 を備えた誘導性負荷の駆動装置において、 前記整流素子の両端に一対の出力端子が夫々接続された
    MOSFETと、 一端が前記誘導性負荷の第1スイッチング素子側端部に
    接続された、電荷を蓄積可能な第1容量素子と、 一端が前記第1容量素子の他端に接続されると共に、他
    端が前記誘導性負荷の前記第1スイッチング素子とは反
    対側端部に接続され、前記第1スイッチング素子のオン
    時に、前記直流電源からの供給電圧によって、前記第1
    容量素子を充電する方向に電流を流す整流手段と、 一対の出力端子が、前記整流手段と前記第1容量素子と
    の接続点及び前記MOSFETの制御端子に夫々接続さ
    れ、前記第1スイッチング素子のオフ時に制御端子に入
    力される第2駆動信号によりオン状態となって、前記第
    1容量素子と前記整流手段との接続点から前記MOSF
    ETの制御端子に電圧を印加し、前記MOSFETをオ
    ンさせる第2スイッチング素子と、 前記第2スイッチング素子が前記第2駆動信号の入力遮
    断によってターンオフした際に、前記第2スイッチング
    素子のオン時に前記電圧印加によって前記MOSFET
    の制御端子−出力端子間に蓄積された電荷を放電させ
    て、前記MOSFETをオフさせる放電手段と、 を備えたことを特徴とする誘導性負荷の駆動装置。
  2. 【請求項2】 前記整流素子は、前記MOSFETの製
    造時に前記MOSFETの出力端子間に形成される寄生
    ダイオードからなることを特徴とする請求項1に記載の
    誘導性負荷の駆動装置。
  3. 【請求項3】 前記整流手段と前記第1容量素子との接
    続点と、前記第2スイッチング素子の制御端子との間
    に、第2容量素子を設け、前記整流手段と前記第1容量
    素子との接続点電位の変動により前記第2スイッチング
    素子が誤動作するのを防止するようにしたことを特徴と
    する請求項1又は請求項2に記載の誘導性負荷の駆動装
    置。
  4. 【請求項4】 前記放電手段は、前記電荷の放電経路に
    設けられた第3スイッチング素子と、前記第2駆動信号
    の入力遮断時に、該第3スイッチング素子をオンして前
    記電荷を放電させる駆動手段と、からなることを特徴と
    する請求項1〜請求項3いずれか記載の誘導性負荷の駆
    動装置。
  5. 【請求項5】 請求項1〜請求項4いずれか記載の誘導
    性負荷の駆動装置において、更に、前記誘導性負荷への
    電源供給経路を導通・遮断するために外部から入力され
    る制御信号に応じて、所定の時間差を持たせて前記第1
    駆動信号及び第2駆動信号を交互に生成する駆動信号生
    成手段を設けたことを特徴とする誘導性負荷の駆動装
    置。
  6. 【請求項6】 前記駆動信号生成手段は、前記制御信号
    に応じて第3容量素子を充放電する充放電回路と、該充
    放電回路により充放電される第3容量素子の両端電圧
    を、電圧レベルの異なる第1基準電圧及び第2基準電圧
    と夫々大小比較する一対の比較回路を備え、該各比較回
    路を用いて、前記制御信号に対応した前記第1駆動信号
    及び第2駆動信号を交互に生成することを特徴とする請
    求項5に記載の誘導性負荷の駆動装置。
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