JP2822931B2 - 出力回路 - Google Patents
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- JP2822931B2 JP2822931B2 JP7149215A JP14921595A JP2822931B2 JP 2822931 B2 JP2822931 B2 JP 2822931B2 JP 7149215 A JP7149215 A JP 7149215A JP 14921595 A JP14921595 A JP 14921595A JP 2822931 B2 JP2822931 B2 JP 2822931B2
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Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に複
数の集積回路間を接続するいわゆるバスラインを駆動す
る低振幅の出力回路に関する。
数の集積回路間を接続するいわゆるバスラインを駆動す
る低振幅の出力回路に関する。
【０００２】
【従来の技術】従来のこの種の低振幅出力回路の１つで
あり、米国特許第５，１３２，５６４号（文献１）記載
のＢＴＬ（Ｂａｃｋｐｌａｎｅ Ｔｒａｎｓｃｅｉｖｅ
ｒ Ｌｏｇｉｃ）出力回路は、複数の入出力回路を搭載
した複数の集積回路間の通信のために上記入出力回路の
入出力端子が接続されたバスラインにおいて、上記バス
ラインを約２Ｖの電位に保持するとともに上記バスライ
ンとほぼ同等の特性インピーダンスの抵抗素子によって
終端短絡し、上記複数の入出力回路間を約１Ｖから２Ｖ
の範囲の論理振幅で通信するというものである。
あり、米国特許第５，１３２，５６４号（文献１）記載
のＢＴＬ（Ｂａｃｋｐｌａｎｅ Ｔｒａｎｓｃｅｉｖｅ
ｒ Ｌｏｇｉｃ）出力回路は、複数の入出力回路を搭載
した複数の集積回路間の通信のために上記入出力回路の
入出力端子が接続されたバスラインにおいて、上記バス
ラインを約２Ｖの電位に保持するとともに上記バスライ
ンとほぼ同等の特性インピーダンスの抵抗素子によって
終端短絡し、上記複数の入出力回路間を約１Ｖから２Ｖ
の範囲の論理振幅で通信するというものである。
【０００３】文献１記載の従来の出力回路を回路図で示
す図５を参照すると、この従来の出力回路は、ゲートを
入力端子ＴＩにドレインを出力端子ＴＯにそれぞれ接続
したＮＭＯＳ型のトランジスタＮ１と、アノードを出力
端子に接続したショットキーバリアダイオード（ＳＢ
Ｄ）ＳＤ１と、入力端が入力端子ＴＩに接続されたイン
バータＩ１と、ベースをトランジスタＮ１のソースにコ
レクタをＳＢＤＳＤ１のカソードにエミッタを接地端子
Ｇにそれぞれ接続したＮＰＮ型のトランジスタＱ１と、
アノードをトランジスタＮ１のソースに接続したＳＢＤ
ＳＤ２と、一端をＳＢＤＳＤ２のカソードに接続した抵
抗Ｒ１と、ゲートをインバータＩ１の出力端にドレイン
を抵抗Ｒ１の他端にソースを接地端子Ｇにそれぞれ接続
したＮＭＯＳ型のトランジスタＮ２と、電源ＶＤ，ＶＢ
の供給を受け入力端をインバータＩ１の出力に出力端を
トランジスタＱ１のコレクタにそれぞれ接続したクラン
プ回路１とを備える。
す図５を参照すると、この従来の出力回路は、ゲートを
入力端子ＴＩにドレインを出力端子ＴＯにそれぞれ接続
したＮＭＯＳ型のトランジスタＮ１と、アノードを出力
端子に接続したショットキーバリアダイオード（ＳＢ
Ｄ）ＳＤ１と、入力端が入力端子ＴＩに接続されたイン
バータＩ１と、ベースをトランジスタＮ１のソースにコ
レクタをＳＢＤＳＤ１のカソードにエミッタを接地端子
Ｇにそれぞれ接続したＮＰＮ型のトランジスタＱ１と、
アノードをトランジスタＮ１のソースに接続したＳＢＤ
ＳＤ２と、一端をＳＢＤＳＤ２のカソードに接続した抵
抗Ｒ１と、ゲートをインバータＩ１の出力端にドレイン
を抵抗Ｒ１の他端にソースを接地端子Ｇにそれぞれ接続
したＮＭＯＳ型のトランジスタＮ２と、電源ＶＤ，ＶＢ
の供給を受け入力端をインバータＩ１の出力に出力端を
トランジスタＱ１のコレクタにそれぞれ接続したクラン
プ回路１とを備える。
【０００４】クランプ回路１の回路を示す図６を参照す
ると、このクランプ回路１は一端を電源ＶＤに接続した
抵抗Ｒ１１と、ベースに入力信号ＣＩの供給を受けコレ
クタを抵抗Ｒ１１の他端に接続したＮＰＮ型のトランジ
スタＱ１１と、ゲートをトランジスタＱ１１のコレクタ
にソースをトランジスタＱ１１のエミッタに接続したＮ
ＭＯＳ型のトランジスタＮ１１と、アノードに電源ＶＢ
の供給を受けカソードをトランジスタＮ１１のドレイン
に接続したＳＢＤＳＤ１１と、直列接続され一方のアノ
ードをトランジスタＱ１１のエミッタに接続し他方のカ
ソードからクランプ電圧ＣＯを出力するＰＮ接合型のダ
イオードＤ１１，Ｄ１２とを備える。
ると、このクランプ回路１は一端を電源ＶＤに接続した
抵抗Ｒ１１と、ベースに入力信号ＣＩの供給を受けコレ
クタを抵抗Ｒ１１の他端に接続したＮＰＮ型のトランジ
スタＱ１１と、ゲートをトランジスタＱ１１のコレクタ
にソースをトランジスタＱ１１のエミッタに接続したＮ
ＭＯＳ型のトランジスタＮ１１と、アノードに電源ＶＢ
の供給を受けカソードをトランジスタＮ１１のドレイン
に接続したＳＢＤＳＤ１１と、直列接続され一方のアノ
ードをトランジスタＱ１１のエミッタに接続し他方のカ
ソードからクランプ電圧ＣＯを出力するＰＮ接合型のダ
イオードＤ１１，Ｄ１２とを備える。
【０００５】この出力回路は、集積回路の一部としてパ
ッケージに搭載されるため、電源端子ＶＤ，ＶＢ、出力
端子ＴＯおよび接地端子Ｇの各々にはそれぞれ寄生の抵
抗素子，容量素子および誘導素子から成る寄生回路５１
〜５４がそれぞれ外部端子ＰＶＤ，ＰＶＢ，ＰＴＯ，お
よびＰＧに対して等価的に接続される。
ッケージに搭載されるため、電源端子ＶＤ，ＶＢ、出力
端子ＴＯおよび接地端子Ｇの各々にはそれぞれ寄生の抵
抗素子，容量素子および誘導素子から成る寄生回路５１
〜５４がそれぞれ外部端子ＰＶＤ，ＰＶＢ，ＰＴＯ，お
よびＰＧに対して等価的に接続される。
【０００６】次に、図５，図６を参照して、従来の出力
回路の動作について説明すると、まず入力端子ＴＩへほ
ぼ接地電位のローレベルからほぼ電源電圧ＶＤのハイレ
ベルまで振幅変化する入力信号ＶＩを印加すると、入力
信号ＶＩのハイレベルからローレベルへの変化に応答し
てトランジスタＮ１のオンからオフへの切換わりと同時
にインバータＩ１の出力信号ＣＩはローレベルからハイ
レベルへ変化するため、トランジスタＮ２は直ちにオフ
からオンに切換わる。ここでインバータＩ１は遅延時間
が小さく高速であることを要求される。これらトランジ
スタＮ１のオフ，Ｎ２のオンに応答して負荷であるバス
ライン（図示省略）駆動用のトランジスタＱ１はオンか
らオフに切換わる。トランジスタＱ１のオフ状態に応答
して出力信号ＶＯの電位が上昇する。
回路の動作について説明すると、まず入力端子ＴＩへほ
ぼ接地電位のローレベルからほぼ電源電圧ＶＤのハイレ
ベルまで振幅変化する入力信号ＶＩを印加すると、入力
信号ＶＩのハイレベルからローレベルへの変化に応答し
てトランジスタＮ１のオンからオフへの切換わりと同時
にインバータＩ１の出力信号ＣＩはローレベルからハイ
レベルへ変化するため、トランジスタＮ２は直ちにオフ
からオンに切換わる。ここでインバータＩ１は遅延時間
が小さく高速であることを要求される。これらトランジ
スタＮ１のオフ，Ｎ２のオンに応答して負荷であるバス
ライン（図示省略）駆動用のトランジスタＱ１はオンか
らオフに切換わる。トランジスタＱ１のオフ状態に応答
して出力信号ＶＯの電位が上昇する。
【０００７】一方、クランプ回路１は、信号ＣＩがロー
レベルのときは、トランジスタＱ１１はオフ状態、トラ
ンジスタＮ１１はオン状態であり、バイアス電源ＶＢが
ＳＢＤＳＤ１１，トランジスタＮ１１，ダイオードＤ１
１，Ｄ１２を経由してクランプ電圧ＣＯとしてトランジ
スタＱ１に供給される。ここで、ダイオードＤ１１，Ｄ
１２は順方向電圧降下を用いた電圧降下回路として機能
する。これによりトランジスタＱ１のオフ状態の出力信
号ＶＯの保持電圧を供給する。次に、信号ＣＩがハイレ
ベルのときは、トランジスタＱ１１はオン状態、トラン
ジスタＮ１１はオフ状態であり、電源ＶＤが抵抗Ｒ１
１，トランジスタＱ１１，ダイオードＤ１１，Ｄ１２を
経由してクランプ電圧ＣＯとしてトランジスタＱ１に供
給される。これによりトランジスタＱ１のオン状態の電
流を供給する。
レベルのときは、トランジスタＱ１１はオフ状態、トラ
ンジスタＮ１１はオン状態であり、バイアス電源ＶＢが
ＳＢＤＳＤ１１，トランジスタＮ１１，ダイオードＤ１
１，Ｄ１２を経由してクランプ電圧ＣＯとしてトランジ
スタＱ１に供給される。ここで、ダイオードＤ１１，Ｄ
１２は順方向電圧降下を用いた電圧降下回路として機能
する。これによりトランジスタＱ１のオフ状態の出力信
号ＶＯの保持電圧を供給する。次に、信号ＣＩがハイレ
ベルのときは、トランジスタＱ１１はオン状態、トラン
ジスタＮ１１はオフ状態であり、電源ＶＤが抵抗Ｒ１
１，トランジスタＱ１１，ダイオードＤ１１，Ｄ１２を
経由してクランプ電圧ＣＯとしてトランジスタＱ１に供
給される。これによりトランジスタＱ１のオン状態の電
流を供給する。
【０００８】この出力回路において、ＢＴＬのＤＣ規格
（典型的には１００ｍＡ）を満足するためにはトランジ
スタＱ１は比較的大きいサイズのトランジスタを必要と
する。したがってこのトランジスタＱ１の寄生容量は大
きくなり、この寄生容量が出力端子ＴＯに付加される寄
生回路５３の寄生容量Ｃ５３に付加されて出力寄生容量
が大きくなる。出力端子ＴＯの接続対象のバスラインに
おいては、上記出力寄生容量の影響によりこのバスライ
ンの特性インピーダンスが低下し、インピーダンス不整
合による反射波が発生する。この反射波を防止するため
に、この従来の出力回路はトランジスタＱ１と出力端子
ＴＯとの間にＳＢＤＳＤ１を挿入することにより出力寄
生容量を低減し、上記バスラインの特性インピーダンス
低下に伴うインピーダンス不整合に起因する反射波を抑
制していた。
（典型的には１００ｍＡ）を満足するためにはトランジ
スタＱ１は比較的大きいサイズのトランジスタを必要と
する。したがってこのトランジスタＱ１の寄生容量は大
きくなり、この寄生容量が出力端子ＴＯに付加される寄
生回路５３の寄生容量Ｃ５３に付加されて出力寄生容量
が大きくなる。出力端子ＴＯの接続対象のバスラインに
おいては、上記出力寄生容量の影響によりこのバスライ
ンの特性インピーダンスが低下し、インピーダンス不整
合による反射波が発生する。この反射波を防止するため
に、この従来の出力回路はトランジスタＱ１と出力端子
ＴＯとの間にＳＢＤＳＤ１を挿入することにより出力寄
生容量を低減し、上記バスラインの特性インピーダンス
低下に伴うインピーダンス不整合に起因する反射波を抑
制していた。
【０００９】しかし、寄生回路５３については上記の対
策を行うことによりインピーダンス不整合起因の反射波
を抑圧できるが他の寄生回路５１，５２，および５４に
ついては無対策である。このため、これら寄生回路の影
響により、出力信号ＶＯに時間と共に減衰しながら振動
的に変化する電位変動すなわちリンギングが誘起され、
特に出力信号ＶＯのローレベルからハイレベルへの変化
に対し顕著に現れる。このリンギングは、集積回路パッ
ケージの能動素子の電気的特性値が極めて大きい場合、
または複数の集積回路を通信するためのバスラインにお
ける寄生的な受動素子の容量やインダンクタンス等の電
気的特性が極めて大きい場合は、図２の曲線Ｃに示すよ
うにＢＴＬ出力回路のしきい値を幾度も交差するような
顕著なリンギングが発生し、このリンギングを十分に抑
圧できず出力信号ＶＯの立上り時間が等価的に大きくな
り、通信速度の低下のみならず信号波形の劣化による誤
動作の要因となっていた。
策を行うことによりインピーダンス不整合起因の反射波
を抑圧できるが他の寄生回路５１，５２，および５４に
ついては無対策である。このため、これら寄生回路の影
響により、出力信号ＶＯに時間と共に減衰しながら振動
的に変化する電位変動すなわちリンギングが誘起され、
特に出力信号ＶＯのローレベルからハイレベルへの変化
に対し顕著に現れる。このリンギングは、集積回路パッ
ケージの能動素子の電気的特性値が極めて大きい場合、
または複数の集積回路を通信するためのバスラインにお
ける寄生的な受動素子の容量やインダンクタンス等の電
気的特性が極めて大きい場合は、図２の曲線Ｃに示すよ
うにＢＴＬ出力回路のしきい値を幾度も交差するような
顕著なリンギングが発生し、このリンギングを十分に抑
圧できず出力信号ＶＯの立上り時間が等価的に大きくな
り、通信速度の低下のみならず信号波形の劣化による誤
動作の要因となっていた。
【００１０】
【発明が解決しようとする課題】上述した従来の出力回
路は、バスラインのインピーダンス不整合による反射波
の抑圧のため出力トランジスタのコレクタと出力端子と
の間ににＳＢＤを挿入することにより出力端子に付加さ
れる寄生容量を低減しているが、集積回路パッケージの
電源や接地等の他の端子の寄生回路については無対策で
あるため、これら寄生回路の影響により出力信号に顕著
なリンギングを生じ、通信速度の低下や信号波形の劣化
による誤動作の要因となるという欠点があった。
路は、バスラインのインピーダンス不整合による反射波
の抑圧のため出力トランジスタのコレクタと出力端子と
の間ににＳＢＤを挿入することにより出力端子に付加さ
れる寄生容量を低減しているが、集積回路パッケージの
電源や接地等の他の端子の寄生回路については無対策で
あるため、これら寄生回路の影響により出力信号に顕著
なリンギングを生じ、通信速度の低下や信号波形の劣化
による誤動作の要因となるという欠点があった。
【００１１】
【課題を解決するための手段】本発明の出力回路は、入
力信号の供給を受ける入力端子に入力端を接続した第１
のインバータと、ゲートを前記入力端子にドレインを出
力端子にそれぞれ接続した第１のＭＯＳトランジタと、
アノードを前記出力端子に接続したショットキーバリア
ダイオードと、ベースを前記第１のトランジスタのソー
スにコレクタを前記ショットキーバリアダイオードのカ
ソードにエミッタを第１の電源にそれぞれ接続した第１
のバイポーラトランジスタと、ゲートを前記第１のイン
バータの出力端にドレインを電流制限素子を介して前記
第１のバイポーラトランジスタのベースにソースを前記
第１の電源にそれぞれ接続した第２のＭＯＳトランジス
タと、入力端に前記入力信号の反転極性のクランプ入力
信号の供給を受け出力端を前記第１のバイポーラトラン
ジスタのコレクタに接続し前記第１のバイポーラトラン
ジスタの非導通状態に応答して第３の電源から前記出力
端子に所定の保持電圧を供給し前記第１のバイポーラト
ランジスタの導通状態に応答して第２の電源から前記第
１のバイポーラトランジスタの導通電流を供給するクラ
ンプ回路とを備える出力回路において、前記第１のイン
バータの出力端と前記クランプ回路の入力端との間に直
列接続して挿入した第２，第３のインバータと、ゲート
に前記第２のインバータの出力端をドレインおよびソー
スの各々を前記第１のＭＯＳトランジスタのドレインお
よびソースにそれぞれ共通接続した第３のＭＯＳトラン
ジスタとを備えて構成されている。
力信号の供給を受ける入力端子に入力端を接続した第１
のインバータと、ゲートを前記入力端子にドレインを出
力端子にそれぞれ接続した第１のＭＯＳトランジタと、
アノードを前記出力端子に接続したショットキーバリア
ダイオードと、ベースを前記第１のトランジスタのソー
スにコレクタを前記ショットキーバリアダイオードのカ
ソードにエミッタを第１の電源にそれぞれ接続した第１
のバイポーラトランジスタと、ゲートを前記第１のイン
バータの出力端にドレインを電流制限素子を介して前記
第１のバイポーラトランジスタのベースにソースを前記
第１の電源にそれぞれ接続した第２のＭＯＳトランジス
タと、入力端に前記入力信号の反転極性のクランプ入力
信号の供給を受け出力端を前記第１のバイポーラトラン
ジスタのコレクタに接続し前記第１のバイポーラトラン
ジスタの非導通状態に応答して第３の電源から前記出力
端子に所定の保持電圧を供給し前記第１のバイポーラト
ランジスタの導通状態に応答して第２の電源から前記第
１のバイポーラトランジスタの導通電流を供給するクラ
ンプ回路とを備える出力回路において、前記第１のイン
バータの出力端と前記クランプ回路の入力端との間に直
列接続して挿入した第２，第３のインバータと、ゲート
に前記第２のインバータの出力端をドレインおよびソー
スの各々を前記第１のＭＯＳトランジスタのドレインお
よびソースにそれぞれ共通接続した第３のＭＯＳトラン
ジスタとを備えて構成されている。
【００１２】
【実施例】次に、本発明の第１の実施例を図５と共通の
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施例の出
力回路は、従来と共通のインバータＩ１と、トランジス
タＮ１，Ｎ２と、クランプ回路１と、ＳＢＤＳＤ２とに
加えて、インバータＩ１とクランプ回路１の入力端との
間に直列接続して挿入したインバータＩ２，Ｉ３と、ゲ
ートにインバータＩ２の出力の供給を受けドレインおよ
びソースの各々をトランジスタＮ１のドレインおよびソ
ースにそれぞれ共通接続したＮＭＯＳ型のトランジスタ
Ｎ３と、トランジスタＮ３のソースとトランジスタＮ２
のドレイン間に挿入した抵抗Ｒ２とを備える。
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施例の出
力回路は、従来と共通のインバータＩ１と、トランジス
タＮ１，Ｎ２と、クランプ回路１と、ＳＢＤＳＤ２とに
加えて、インバータＩ１とクランプ回路１の入力端との
間に直列接続して挿入したインバータＩ２，Ｉ３と、ゲ
ートにインバータＩ２の出力の供給を受けドレインおよ
びソースの各々をトランジスタＮ１のドレインおよびソ
ースにそれぞれ共通接続したＮＭＯＳ型のトランジスタ
Ｎ３と、トランジスタＮ３のソースとトランジスタＮ２
のドレイン間に挿入した抵抗Ｒ２とを備える。
【００１３】次に、図１を参照して本実施例の動作につ
いて説明すると、まず入力端子ＴＩに供給した従来と同
様のローレベルからハイレベルまで振幅変化する入力信
号ＶＩのハイレベルからローレベルへの変化に応答し
て、トランジスタＮ１のオンからオフへ切換わりと同時
にインバータＩ１の出力信号ＣＩはローレベルからハイ
レベルへ変化するため、トランジスタＮ２は直ちにオフ
からオンに切換わる。一方、トランジスタＮ１と並列接
続されているトランジスタＮ３はインバータＩ２の遅延
時間分遅れてオフ状態となるのでこの遅延時間分のオン
の間トランジスタＱ１は弱いオン状態を保持しており、
トランジスタＮ３がオフすると同時にトランジスタＱ１
は完全にオフに切換わる。
いて説明すると、まず入力端子ＴＩに供給した従来と同
様のローレベルからハイレベルまで振幅変化する入力信
号ＶＩのハイレベルからローレベルへの変化に応答し
て、トランジスタＮ１のオンからオフへ切換わりと同時
にインバータＩ１の出力信号ＣＩはローレベルからハイ
レベルへ変化するため、トランジスタＮ２は直ちにオフ
からオンに切換わる。一方、トランジスタＮ１と並列接
続されているトランジスタＮ３はインバータＩ２の遅延
時間分遅れてオフ状態となるのでこの遅延時間分のオン
の間トランジスタＱ１は弱いオン状態を保持しており、
トランジスタＮ３がオフすると同時にトランジスタＱ１
は完全にオフに切換わる。
【００１４】このトランジスタＱ１のオンからオフへの
変化がインバータＩ１，Ｉ２の遅延時間によって制御さ
れている間、出力端子ＴＯからトランジスタＱ１のベー
スへの電流経路には、トランジスタＮ１およびＮ３をそ
れぞれ経由する２つの経路が存在する。これら２つの経
路を経由する電流によってトランジスタＱ１のベースに
はインバータＩ１，Ｉ２の各々の遅延時間に対応して時
間的に変化する２つの電流ｉ１，ｉ２が与えられること
により、これら電流ｉ１，ｉ２の変化でトランジスタＱ
１のオン状態を制御する。このように、トランジスタＱ
１のオン状態を適切に制御することにより寄生回路に起
因する出力信号ＶＯのリンギング発生を抑圧できる。
変化がインバータＩ１，Ｉ２の遅延時間によって制御さ
れている間、出力端子ＴＯからトランジスタＱ１のベー
スへの電流経路には、トランジスタＮ１およびＮ３をそ
れぞれ経由する２つの経路が存在する。これら２つの経
路を経由する電流によってトランジスタＱ１のベースに
はインバータＩ１，Ｉ２の各々の遅延時間に対応して時
間的に変化する２つの電流ｉ１，ｉ２が与えられること
により、これら電流ｉ１，ｉ２の変化でトランジスタＱ
１のオン状態を制御する。このように、トランジスタＱ
１のオン状態を適切に制御することにより寄生回路に起
因する出力信号ＶＯのリンギング発生を抑圧できる。
【００１５】このリンギングを十分に抑圧するために
は、これら２つの電流ｉ１，ｉ２の電流差と、この電流
差を維持する時間差を調節する必要があるが、まず電流
差についてはトランジスタＮ１，Ｎ３の各々のゲート幅
を調節することにより容易に制御でき、また、時間差は
インバータＩ２の遅延時間を適切に設定することにより
容易に制御できる。
は、これら２つの電流ｉ１，ｉ２の電流差と、この電流
差を維持する時間差を調節する必要があるが、まず電流
差についてはトランジスタＮ１，Ｎ３の各々のゲート幅
を調節することにより容易に制御でき、また、時間差は
インバータＩ２の遅延時間を適切に設定することにより
容易に制御できる。
【００１６】本実施例では、出力トランジスタのベース
制御用に遅延用のインバータ２段と駆動用トランジタに
並列のトランジスタ１個との増設による２段階の制御を
行なったが、さらに直列インバータを偶数段となるよう
増設し並列トランジタをこれに対応して増設することに
よりトランジスタＱ１の駆動電流をさらに精巧に制御で
きき、リンギング抑制効果を上げることができる。
制御用に遅延用のインバータ２段と駆動用トランジタに
並列のトランジスタ１個との増設による２段階の制御を
行なったが、さらに直列インバータを偶数段となるよう
増設し並列トランジタをこれに対応して増設することに
よりトランジスタＱ１の駆動電流をさらに精巧に制御で
きき、リンギング抑制効果を上げることができる。
【００１７】本実施例と従来の出力回路のリンギング特
性の一例をシミュレーションにより示す図２を参照する
と、入力信号ＶＩの波形Ａの供給に応答した本実施例の
出力信号ＶＯの波形Ｂは、従来の出力信号ＶＯの波形Ｃ
よりもリンギングが大幅に改善されている。
性の一例をシミュレーションにより示す図２を参照する
と、入力信号ＶＩの波形Ａの供給に応答した本実施例の
出力信号ＶＯの波形Ｂは、従来の出力信号ＶＯの波形Ｃ
よりもリンギングが大幅に改善されている。
【００１８】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様に回
路図で示す図３を参照すると、この図に示す本実施例の
上述の第１の実施例に対する相違点は、インバータＩ
２，Ｉ３の代りにインバータＩ１とクランプ回路１との
間に挿入したバッファ遅延回路Ａ１と、トランジスタＱ
１のコレクタとエミッタとの各々を共通接続したＮＰＮ
型のトランジスタＱ２と、ゲートを入力端子ＴＩにドレ
インを出力端子ＴＯにソースをトランジスタＱ２のゲー
トにそれぞれ接続したＮＭＯＳ型のトランジスタＮ４
と、ゲートをインバータＩ１の出力端にドレインをトラ
ンジスタＮ４のソースにそれぞれ接続したトランジスタ
Ｎ５と、ゲートをバッファ遅延回路Ａ１の出力端にドレ
インをトランジスタＮ５のソースにソースを接地Ｇにそ
れぞれ接続したトランジスタＮ６とをさらに備えること
である。
の構成要素には共通の参照文字／数字を付して同様に回
路図で示す図３を参照すると、この図に示す本実施例の
上述の第１の実施例に対する相違点は、インバータＩ
２，Ｉ３の代りにインバータＩ１とクランプ回路１との
間に挿入したバッファ遅延回路Ａ１と、トランジスタＱ
１のコレクタとエミッタとの各々を共通接続したＮＰＮ
型のトランジスタＱ２と、ゲートを入力端子ＴＩにドレ
インを出力端子ＴＯにソースをトランジスタＱ２のゲー
トにそれぞれ接続したＮＭＯＳ型のトランジスタＮ４
と、ゲートをインバータＩ１の出力端にドレインをトラ
ンジスタＮ４のソースにそれぞれ接続したトランジスタ
Ｎ５と、ゲートをバッファ遅延回路Ａ１の出力端にドレ
インをトランジスタＮ５のソースにソースを接地Ｇにそ
れぞれ接続したトランジスタＮ６とをさらに備えること
である。
【００１９】図３を参照して本実施例の動作を説明する
と、まず入力端子ＴＩに供給した第１の実施例と同様の
ローレベルからハイレベルまで振幅変化する入力信号Ｖ
Ｉのハイレベルからローレベルへの変化に応答して、ト
ランジスタＮ１，Ｎ４のオンからオフへ切換わりと同時
にインバータＩ１の出力信号ＣＩはローレベルからハイ
レベルへ変化するため、トランジスタＮ２，Ｎ５は直ち
にオフからオンに切換わる。これによりトランジスタＱ
１はオンからオフに切換わる。一方、トランジスタＱ１
と並列接続されているトランジスタＱ２は、ベース駆動
回路のトランジスタＮ６がバッファ遅延回路Ａ１の遅延
時間分遅れてオン状態となるのでこの遅延時間分のオフ
の間弱いオン状態を保持し、トランジスタＮ６がオンす
ると同時にこのトランジスタＱ２は完全にオフに切換わ
る。このトランジスタＱ２のオンからオフの変化をバッ
ファ遅延回路Ａ１の遅延時間により制御することによ
り、トランジスタＱ１，Ｑ２のオンからオフへの切換を
２段階で行って出力信号ＶＯに発生するリンギングを抑
圧する。
と、まず入力端子ＴＩに供給した第１の実施例と同様の
ローレベルからハイレベルまで振幅変化する入力信号Ｖ
Ｉのハイレベルからローレベルへの変化に応答して、ト
ランジスタＮ１，Ｎ４のオンからオフへ切換わりと同時
にインバータＩ１の出力信号ＣＩはローレベルからハイ
レベルへ変化するため、トランジスタＮ２，Ｎ５は直ち
にオフからオンに切換わる。これによりトランジスタＱ
１はオンからオフに切換わる。一方、トランジスタＱ１
と並列接続されているトランジスタＱ２は、ベース駆動
回路のトランジスタＮ６がバッファ遅延回路Ａ１の遅延
時間分遅れてオン状態となるのでこの遅延時間分のオフ
の間弱いオン状態を保持し、トランジスタＮ６がオンす
ると同時にこのトランジスタＱ２は完全にオフに切換わ
る。このトランジスタＱ２のオンからオフの変化をバッ
ファ遅延回路Ａ１の遅延時間により制御することによ
り、トランジスタＱ１，Ｑ２のオンからオフへの切換を
２段階で行って出力信号ＶＯに発生するリンギングを抑
圧する。
【００２０】リンギングの十分な抑圧のためには、トラ
ンジスタＱ１，Ｑ２の各々のオフ状態とする時間差の適
切な設定と、トランジスタＱ１，Ｑ２の各々の駆動能力
の適切な設定が必要であるが、まず、時間差については
遅延バッファ回路１５の遅延時間によって容易に制御可
能であり、また駆動能力においてはトランジスタＱ１，
Ｑ２のサイズを調節することによって容易に制御可能で
ある。
ンジスタＱ１，Ｑ２の各々のオフ状態とする時間差の適
切な設定と、トランジスタＱ１，Ｑ２の各々の駆動能力
の適切な設定が必要であるが、まず、時間差については
遅延バッファ回路１５の遅延時間によって容易に制御可
能であり、また駆動能力においてはトランジスタＱ１，
Ｑ２のサイズを調節することによって容易に制御可能で
ある。
【００２１】本実施例と従来の出力回路のリンギング特
性および出力信号の立上り特性の一例をそれぞれ棒グラ
フで示す図４（Ａ），（Ｂ）を参照すると、本実施例の
出力信号ＶＯＡは従来の出力信号ＶＯＰに比較してオー
バーシュート（ＯＳ）およびバックスイング（ＢＳ）は
大幅に低減するとともに、立上り時間Ｔｒが大幅に短縮
されることを示している。
性および出力信号の立上り特性の一例をそれぞれ棒グラ
フで示す図４（Ａ），（Ｂ）を参照すると、本実施例の
出力信号ＶＯＡは従来の出力信号ＶＯＰに比較してオー
バーシュート（ＯＳ）およびバックスイング（ＢＳ）は
大幅に低減するとともに、立上り時間Ｔｒが大幅に短縮
されることを示している。
【００２２】
【発明の効果】以上説明したように、本発明の出力回路
は、第１のインバータの出力端とクランプ回路の入力端
との間に直列接続して挿入した第２，第３のインバータ
と、ゲートに上記第２のインバータの出力端を接続し第
１のＭＯＳトランジスタと並列接続した第３のＭＯＳト
ランジスタとを備えることにより、寄生回路の影響によ
り発生するリンギングを十分に抑圧できるため、複数の
集積回路間での通信の高速化を可能とするとともに高忠
実度の波形の信号が得れることにより、通信波形の劣化
による誤動作の発生を低減するという効果がある。
は、第１のインバータの出力端とクランプ回路の入力端
との間に直列接続して挿入した第２，第３のインバータ
と、ゲートに上記第２のインバータの出力端を接続し第
１のＭＯＳトランジスタと並列接続した第３のＭＯＳト
ランジスタとを備えることにより、寄生回路の影響によ
り発生するリンギングを十分に抑圧できるため、複数の
集積回路間での通信の高速化を可能とするとともに高忠
実度の波形の信号が得れることにより、通信波形の劣化
による誤動作の発生を低減するという効果がある。
【図面の簡単な説明】
【図１】本発明の出力回路の第１の実施例を示す回路図
である。
である。
【図２】本実施例の出力回路の出力信号波形を従来と対
比して示した波形図である。
比して示した波形図である。
【図３】本発明の出力回路の第２の実施例を示す回路図
である。
である。
【図４】本実施例の出力信号波形のリンギング特性と立
上り時間とを従来と対比して棒グラフで示したグラフ図
である。
上り時間とを従来と対比して棒グラフで示したグラフ図
である。
【図５】従来の出力回路の一例を示す回路図である。
【図６】図５のクランプ回路の回路図である。
１ クランプ回路 ５１〜５４ 寄生回路 Ａ１ バッフア遅延回路 Ｄ１，Ｄ２ ダイオード Ｉ１〜Ｉ３ インバータ Ｎ１〜Ｎ６，Ｑ１，Ｑ２ トランジスタ ＳＤ１，ＳＤ２ ＳＢＤ
Claims (4)
- 【請求項１】 入力信号の供給を受ける入力端子に入力
端を接続した第１のインバータと、ゲートを前記入力端
子にドレインを出力端子にそれぞれ接続した第１のＭＯ
Ｓトランジタと、アノードを前記出力端子に接続したシ
ョットキーバリアダイオードと、ベースを前記第１のト
ランジスタのソースにコレクタを前記ショットキーバリ
アダイオードのカソードにエミッタを第１の電源にそれ
ぞれ接続した第１のバイポーラトランジスタと、ゲート
を前記第１のインバータの出力端にドレインを電流制限
素子を介して前記第１のバイポーラトランジスタのベー
スにソースを前記第１の電源にそれぞれ接続した第２の
ＭＯＳトランジスタと、入力端に前記入力信号の反転極
性のクランプ入力信号の供給を受け出力端を前記第１の
バイポーラトランジスタのコレクタに接続し前記第１の
バイポーラトランジスタの非導通状態に応答して第３の
電源から前記出力端子に所定の保持電圧を供給し前記第
１のバイポーラトランジスタの導通状態に応答して第２
の電源から前記第１のバイポーラトランジスタの導通電
流を供給するクランプ回路とを備える出力回路におい
て、 前記第１のインバータの出力端と前記クランプ回路の入
力端との間に直列接続して挿入した第２，第３のインバ
ータと、 ゲートに前記第２のインバータの出力端をドレインおよ
びソースの各々を前記第１のＭＯＳトランジスタのドレ
インおよびソースにそれぞれ共通接続した第３のＭＯＳ
トランジスタとを備えることを特徴とする出力回路。 - 【請求項２】 Ｎ（整数）組の前記第２，第３のインバ
ータとＮ個の前記第３のＭＯＳトランジスタを備えるこ
とを特徴とする請求項１記載の出力回路。 - 【請求項３】 前記クランプ回路が、一端を前記第２の
電源に接続した抵抗と、 ベースに前記クランプ入力信号の供給を受けコレクタを
前記抵抗の他端に接続した第２のバイポーラトランジス
タと、 ゲートおよびソースを前記第２のバイポーラトランジス
タのコレクタおよびエミッタにそれぞれ接続した第４の
ＭＯＳトランジスタと、 アノードに前記第３の電源の供給を受けカソードを前記
第４のＭＯＳトランジスタのドレインに接続した第２の
ショットキーバリアダイオードと、 直列接続され一方のアノードを前記第２のバイポーラト
ランジスタのエミッタに接続し他方のカソードを前記第
１のトランジスタのコレクタに接続した第１，第２のダ
イオードとを備えることを特徴とする請求項１記載の出
力回路。 - 【請求項４】 入力信号の供給を受ける入力端子に入力
端を接続したインバータと、ゲートを前記入力端子にド
レインを出力端子にそれぞれ接続した第１のＭＯＳトラ
ンジタと、アノードを前記出力端子に接続したショット
キーバリアダイオードと、ベースを前記第１のトランジ
スタのソースにコレクタを前記ショットキーバリアダイ
オードのカソードにエミッタを第１の電源にそれぞれ接
続した第１のバイポーラトランジスタと、ゲートを前記
インバータの出力端にドレインを前記第１のバイポーラ
トランジスタのベースにソースを前記第１の電源にそれ
ぞれ接続した第２のＭＯＳトランジスタと、入力端に前
記入力信号の反転極性のクランプ入力信号の供給を受け
出力端を前記第１のバイポーラトランジスタのコレクタ
に接続し前記第１のバイポーラトランジスタの非導通状
態に応答して第３の電源から前記出力端子に所定の保持
電圧を供給し前記第１のバイポーラトランジスタの導通
状態に応答して第２の電源から前記第１のバイポーラト
ランジスタの導通電流を供給するクランプ回路とを備え
る出力回路において、 前記インバータと前記クランプ回路との間に挿入した予
め定めた遅延時間を有するバッファ遅延回路と、 前記第１のバイポーラトランジスタのコレクタとエミッ
タとの各々を共通接続した第２のバイポーラトランジス
タと、 ゲートを前記入力端子にドレインを前記出力端子にソー
スを前記第２のバイポーラトランジスタのゲートにそれ
ぞれ接続した第３のＭＯＳトランジスタと、 ゲートを前記インバータの出力端にドレインを前記第３
のＭＯＳトランジスタのソースにそれぞれ接続した第４
のＭＯＳトランジスタと、 ゲートを前記バッファ遅延回路の出力端にドレインを前
記第４のＭＯＳトランジスタのソースにソースを前記第
１の電源にそれぞれ接続した第５のＭＯＳトランジスタ
とを備えることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149215A JP2822931B2 (ja) | 1995-06-15 | 1995-06-15 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149215A JP2822931B2 (ja) | 1995-06-15 | 1995-06-15 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098623A JPH098623A (ja) | 1997-01-10 |
| JP2822931B2 true JP2822931B2 (ja) | 1998-11-11 |
Family
ID=15470371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149215A Expired - Lifetime JP2822931B2 (ja) | 1995-06-15 | 1995-06-15 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822931B2 (ja) |
-
1995
- 1995-06-15 JP JP7149215A patent/JP2822931B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098623A (ja) | 1997-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |