JP2822931B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2822931B2 JP2822931B2 JP7149215A JP14921595A JP2822931B2 JP 2822931 B2 JP2822931 B2 JP 2822931B2 JP 7149215 A JP7149215 A JP 7149215A JP 14921595 A JP14921595 A JP 14921595A JP 2822931 B2 JP2822931 B2 JP 2822931B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bipolar transistor
- output
- power supply
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は出力回路に関し、特に複
数の集積回路間を接続するいわゆるバスラインを駆動す
る低振幅の出力回路に関する。
数の集積回路間を接続するいわゆるバスラインを駆動す
る低振幅の出力回路に関する。
【0002】
【従来の技術】従来のこの種の低振幅出力回路の1つで
あり、米国特許第5,132,564号(文献1)記載
のBTL(Backplane Transceive
r Logic)出力回路は、複数の入出力回路を搭載
した複数の集積回路間の通信のために上記入出力回路の
入出力端子が接続されたバスラインにおいて、上記バス
ラインを約2Vの電位に保持するとともに上記バスライ
ンとほぼ同等の特性インピーダンスの抵抗素子によって
終端短絡し、上記複数の入出力回路間を約1Vから2V
の範囲の論理振幅で通信するというものである。
あり、米国特許第5,132,564号(文献1)記載
のBTL(Backplane Transceive
r Logic)出力回路は、複数の入出力回路を搭載
した複数の集積回路間の通信のために上記入出力回路の
入出力端子が接続されたバスラインにおいて、上記バス
ラインを約2Vの電位に保持するとともに上記バスライ
ンとほぼ同等の特性インピーダンスの抵抗素子によって
終端短絡し、上記複数の入出力回路間を約1Vから2V
の範囲の論理振幅で通信するというものである。
【0003】文献1記載の従来の出力回路を回路図で示
す図5を参照すると、この従来の出力回路は、ゲートを
入力端子TIにドレインを出力端子TOにそれぞれ接続
したNMOS型のトランジスタN1と、アノードを出力
端子に接続したショットキーバリアダイオード(SB
D)SD1と、入力端が入力端子TIに接続されたイン
バータI1と、ベースをトランジスタN1のソースにコ
レクタをSBDSD1のカソードにエミッタを接地端子
Gにそれぞれ接続したNPN型のトランジスタQ1と、
アノードをトランジスタN1のソースに接続したSBD
SD2と、一端をSBDSD2のカソードに接続した抵
抗R1と、ゲートをインバータI1の出力端にドレイン
を抵抗R1の他端にソースを接地端子Gにそれぞれ接続
したNMOS型のトランジスタN2と、電源VD,VB
の供給を受け入力端をインバータI1の出力に出力端を
トランジスタQ1のコレクタにそれぞれ接続したクラン
プ回路1とを備える。
す図5を参照すると、この従来の出力回路は、ゲートを
入力端子TIにドレインを出力端子TOにそれぞれ接続
したNMOS型のトランジスタN1と、アノードを出力
端子に接続したショットキーバリアダイオード(SB
D)SD1と、入力端が入力端子TIに接続されたイン
バータI1と、ベースをトランジスタN1のソースにコ
レクタをSBDSD1のカソードにエミッタを接地端子
Gにそれぞれ接続したNPN型のトランジスタQ1と、
アノードをトランジスタN1のソースに接続したSBD
SD2と、一端をSBDSD2のカソードに接続した抵
抗R1と、ゲートをインバータI1の出力端にドレイン
を抵抗R1の他端にソースを接地端子Gにそれぞれ接続
したNMOS型のトランジスタN2と、電源VD,VB
の供給を受け入力端をインバータI1の出力に出力端を
トランジスタQ1のコレクタにそれぞれ接続したクラン
プ回路1とを備える。
【0004】クランプ回路1の回路を示す図6を参照す
ると、このクランプ回路1は一端を電源VDに接続した
抵抗R11と、ベースに入力信号CIの供給を受けコレ
クタを抵抗R11の他端に接続したNPN型のトランジ
スタQ11と、ゲートをトランジスタQ11のコレクタ
にソースをトランジスタQ11のエミッタに接続したN
MOS型のトランジスタN11と、アノードに電源VB
の供給を受けカソードをトランジスタN11のドレイン
に接続したSBDSD11と、直列接続され一方のアノ
ードをトランジスタQ11のエミッタに接続し他方のカ
ソードからクランプ電圧COを出力するPN接合型のダ
イオードD11,D12とを備える。
ると、このクランプ回路1は一端を電源VDに接続した
抵抗R11と、ベースに入力信号CIの供給を受けコレ
クタを抵抗R11の他端に接続したNPN型のトランジ
スタQ11と、ゲートをトランジスタQ11のコレクタ
にソースをトランジスタQ11のエミッタに接続したN
MOS型のトランジスタN11と、アノードに電源VB
の供給を受けカソードをトランジスタN11のドレイン
に接続したSBDSD11と、直列接続され一方のアノ
ードをトランジスタQ11のエミッタに接続し他方のカ
ソードからクランプ電圧COを出力するPN接合型のダ
イオードD11,D12とを備える。
【0005】この出力回路は、集積回路の一部としてパ
ッケージに搭載されるため、電源端子VD,VB、出力
端子TOおよび接地端子Gの各々にはそれぞれ寄生の抵
抗素子,容量素子および誘導素子から成る寄生回路51
〜54がそれぞれ外部端子PVD,PVB,PTO,お
よびPGに対して等価的に接続される。
ッケージに搭載されるため、電源端子VD,VB、出力
端子TOおよび接地端子Gの各々にはそれぞれ寄生の抵
抗素子,容量素子および誘導素子から成る寄生回路51
〜54がそれぞれ外部端子PVD,PVB,PTO,お
よびPGに対して等価的に接続される。
【0006】次に、図5,図6を参照して、従来の出力
回路の動作について説明すると、まず入力端子TIへほ
ぼ接地電位のローレベルからほぼ電源電圧VDのハイレ
ベルまで振幅変化する入力信号VIを印加すると、入力
信号VIのハイレベルからローレベルへの変化に応答し
てトランジスタN1のオンからオフへの切換わりと同時
にインバータI1の出力信号CIはローレベルからハイ
レベルへ変化するため、トランジスタN2は直ちにオフ
からオンに切換わる。ここでインバータI1は遅延時間
が小さく高速であることを要求される。これらトランジ
スタN1のオフ,N2のオンに応答して負荷であるバス
ライン(図示省略)駆動用のトランジスタQ1はオンか
らオフに切換わる。トランジスタQ1のオフ状態に応答
して出力信号VOの電位が上昇する。
回路の動作について説明すると、まず入力端子TIへほ
ぼ接地電位のローレベルからほぼ電源電圧VDのハイレ
ベルまで振幅変化する入力信号VIを印加すると、入力
信号VIのハイレベルからローレベルへの変化に応答し
てトランジスタN1のオンからオフへの切換わりと同時
にインバータI1の出力信号CIはローレベルからハイ
レベルへ変化するため、トランジスタN2は直ちにオフ
からオンに切換わる。ここでインバータI1は遅延時間
が小さく高速であることを要求される。これらトランジ
スタN1のオフ,N2のオンに応答して負荷であるバス
ライン(図示省略)駆動用のトランジスタQ1はオンか
らオフに切換わる。トランジスタQ1のオフ状態に応答
して出力信号VOの電位が上昇する。
【0007】一方、クランプ回路1は、信号CIがロー
レベルのときは、トランジスタQ11はオフ状態、トラ
ンジスタN11はオン状態であり、バイアス電源VBが
SBDSD11,トランジスタN11,ダイオードD1
1,D12を経由してクランプ電圧COとしてトランジ
スタQ1に供給される。ここで、ダイオードD11,D
12は順方向電圧降下を用いた電圧降下回路として機能
する。これによりトランジスタQ1のオフ状態の出力信
号VOの保持電圧を供給する。次に、信号CIがハイレ
ベルのときは、トランジスタQ11はオン状態、トラン
ジスタN11はオフ状態であり、電源VDが抵抗R1
1,トランジスタQ11,ダイオードD11,D12を
経由してクランプ電圧COとしてトランジスタQ1に供
給される。これによりトランジスタQ1のオン状態の電
流を供給する。
レベルのときは、トランジスタQ11はオフ状態、トラ
ンジスタN11はオン状態であり、バイアス電源VBが
SBDSD11,トランジスタN11,ダイオードD1
1,D12を経由してクランプ電圧COとしてトランジ
スタQ1に供給される。ここで、ダイオードD11,D
12は順方向電圧降下を用いた電圧降下回路として機能
する。これによりトランジスタQ1のオフ状態の出力信
号VOの保持電圧を供給する。次に、信号CIがハイレ
ベルのときは、トランジスタQ11はオン状態、トラン
ジスタN11はオフ状態であり、電源VDが抵抗R1
1,トランジスタQ11,ダイオードD11,D12を
経由してクランプ電圧COとしてトランジスタQ1に供
給される。これによりトランジスタQ1のオン状態の電
流を供給する。
【0008】この出力回路において、BTLのDC規格
(典型的には100mA)を満足するためにはトランジ
スタQ1は比較的大きいサイズのトランジスタを必要と
する。したがってこのトランジスタQ1の寄生容量は大
きくなり、この寄生容量が出力端子TOに付加される寄
生回路53の寄生容量C53に付加されて出力寄生容量
が大きくなる。出力端子TOの接続対象のバスラインに
おいては、上記出力寄生容量の影響によりこのバスライ
ンの特性インピーダンスが低下し、インピーダンス不整
合による反射波が発生する。この反射波を防止するため
に、この従来の出力回路はトランジスタQ1と出力端子
TOとの間にSBDSD1を挿入することにより出力寄
生容量を低減し、上記バスラインの特性インピーダンス
低下に伴うインピーダンス不整合に起因する反射波を抑
制していた。
(典型的には100mA)を満足するためにはトランジ
スタQ1は比較的大きいサイズのトランジスタを必要と
する。したがってこのトランジスタQ1の寄生容量は大
きくなり、この寄生容量が出力端子TOに付加される寄
生回路53の寄生容量C53に付加されて出力寄生容量
が大きくなる。出力端子TOの接続対象のバスラインに
おいては、上記出力寄生容量の影響によりこのバスライ
ンの特性インピーダンスが低下し、インピーダンス不整
合による反射波が発生する。この反射波を防止するため
に、この従来の出力回路はトランジスタQ1と出力端子
TOとの間にSBDSD1を挿入することにより出力寄
生容量を低減し、上記バスラインの特性インピーダンス
低下に伴うインピーダンス不整合に起因する反射波を抑
制していた。
【0009】しかし、寄生回路53については上記の対
策を行うことによりインピーダンス不整合起因の反射波
を抑圧できるが他の寄生回路51,52,および54に
ついては無対策である。このため、これら寄生回路の影
響により、出力信号VOに時間と共に減衰しながら振動
的に変化する電位変動すなわちリンギングが誘起され、
特に出力信号VOのローレベルからハイレベルへの変化
に対し顕著に現れる。このリンギングは、集積回路パッ
ケージの能動素子の電気的特性値が極めて大きい場合、
または複数の集積回路を通信するためのバスラインにお
ける寄生的な受動素子の容量やインダンクタンス等の電
気的特性が極めて大きい場合は、図2の曲線Cに示すよ
うにBTL出力回路のしきい値を幾度も交差するような
顕著なリンギングが発生し、このリンギングを十分に抑
圧できず出力信号VOの立上り時間が等価的に大きくな
り、通信速度の低下のみならず信号波形の劣化による誤
動作の要因となっていた。
策を行うことによりインピーダンス不整合起因の反射波
を抑圧できるが他の寄生回路51,52,および54に
ついては無対策である。このため、これら寄生回路の影
響により、出力信号VOに時間と共に減衰しながら振動
的に変化する電位変動すなわちリンギングが誘起され、
特に出力信号VOのローレベルからハイレベルへの変化
に対し顕著に現れる。このリンギングは、集積回路パッ
ケージの能動素子の電気的特性値が極めて大きい場合、
または複数の集積回路を通信するためのバスラインにお
ける寄生的な受動素子の容量やインダンクタンス等の電
気的特性が極めて大きい場合は、図2の曲線Cに示すよ
うにBTL出力回路のしきい値を幾度も交差するような
顕著なリンギングが発生し、このリンギングを十分に抑
圧できず出力信号VOの立上り時間が等価的に大きくな
り、通信速度の低下のみならず信号波形の劣化による誤
動作の要因となっていた。
【0010】
【発明が解決しようとする課題】上述した従来の出力回
路は、バスラインのインピーダンス不整合による反射波
の抑圧のため出力トランジスタのコレクタと出力端子と
の間ににSBDを挿入することにより出力端子に付加さ
れる寄生容量を低減しているが、集積回路パッケージの
電源や接地等の他の端子の寄生回路については無対策で
あるため、これら寄生回路の影響により出力信号に顕著
なリンギングを生じ、通信速度の低下や信号波形の劣化
による誤動作の要因となるという欠点があった。
路は、バスラインのインピーダンス不整合による反射波
の抑圧のため出力トランジスタのコレクタと出力端子と
の間ににSBDを挿入することにより出力端子に付加さ
れる寄生容量を低減しているが、集積回路パッケージの
電源や接地等の他の端子の寄生回路については無対策で
あるため、これら寄生回路の影響により出力信号に顕著
なリンギングを生じ、通信速度の低下や信号波形の劣化
による誤動作の要因となるという欠点があった。
【0011】
【課題を解決するための手段】本発明の出力回路は、入
力信号の供給を受ける入力端子に入力端を接続した第1
のインバータと、ゲートを前記入力端子にドレインを出
力端子にそれぞれ接続した第1のMOSトランジタと、
アノードを前記出力端子に接続したショットキーバリア
ダイオードと、ベースを前記第1のトランジスタのソー
スにコレクタを前記ショットキーバリアダイオードのカ
ソードにエミッタを第1の電源にそれぞれ接続した第1
のバイポーラトランジスタと、ゲートを前記第1のイン
バータの出力端にドレインを電流制限素子を介して前記
第1のバイポーラトランジスタのベースにソースを前記
第1の電源にそれぞれ接続した第2のMOSトランジス
タと、入力端に前記入力信号の反転極性のクランプ入力
信号の供給を受け出力端を前記第1のバイポーラトラン
ジスタのコレクタに接続し前記第1のバイポーラトラン
ジスタの非導通状態に応答して第3の電源から前記出力
端子に所定の保持電圧を供給し前記第1のバイポーラト
ランジスタの導通状態に応答して第2の電源から前記第
1のバイポーラトランジスタの導通電流を供給するクラ
ンプ回路とを備える出力回路において、前記第1のイン
バータの出力端と前記クランプ回路の入力端との間に直
列接続して挿入した第2,第3のインバータと、ゲート
に前記第2のインバータの出力端をドレインおよびソー
スの各々を前記第1のMOSトランジスタのドレインお
よびソースにそれぞれ共通接続した第3のMOSトラン
ジスタとを備えて構成されている。
力信号の供給を受ける入力端子に入力端を接続した第1
のインバータと、ゲートを前記入力端子にドレインを出
力端子にそれぞれ接続した第1のMOSトランジタと、
アノードを前記出力端子に接続したショットキーバリア
ダイオードと、ベースを前記第1のトランジスタのソー
スにコレクタを前記ショットキーバリアダイオードのカ
ソードにエミッタを第1の電源にそれぞれ接続した第1
のバイポーラトランジスタと、ゲートを前記第1のイン
バータの出力端にドレインを電流制限素子を介して前記
第1のバイポーラトランジスタのベースにソースを前記
第1の電源にそれぞれ接続した第2のMOSトランジス
タと、入力端に前記入力信号の反転極性のクランプ入力
信号の供給を受け出力端を前記第1のバイポーラトラン
ジスタのコレクタに接続し前記第1のバイポーラトラン
ジスタの非導通状態に応答して第3の電源から前記出力
端子に所定の保持電圧を供給し前記第1のバイポーラト
ランジスタの導通状態に応答して第2の電源から前記第
1のバイポーラトランジスタの導通電流を供給するクラ
ンプ回路とを備える出力回路において、前記第1のイン
バータの出力端と前記クランプ回路の入力端との間に直
列接続して挿入した第2,第3のインバータと、ゲート
に前記第2のインバータの出力端をドレインおよびソー
スの各々を前記第1のMOSトランジスタのドレインお
よびソースにそれぞれ共通接続した第3のMOSトラン
ジスタとを備えて構成されている。
【0012】
【実施例】次に、本発明の第1の実施例を図5と共通の
構成要素には共通の参照文字/数字を付して同様に回路
図で示す図1を参照すると、この図に示す本実施例の出
力回路は、従来と共通のインバータI1と、トランジス
タN1,N2と、クランプ回路1と、SBDSD2とに
加えて、インバータI1とクランプ回路1の入力端との
間に直列接続して挿入したインバータI2,I3と、ゲ
ートにインバータI2の出力の供給を受けドレインおよ
びソースの各々をトランジスタN1のドレインおよびソ
ースにそれぞれ共通接続したNMOS型のトランジスタ
N3と、トランジスタN3のソースとトランジスタN2
のドレイン間に挿入した抵抗R2とを備える。
構成要素には共通の参照文字/数字を付して同様に回路
図で示す図1を参照すると、この図に示す本実施例の出
力回路は、従来と共通のインバータI1と、トランジス
タN1,N2と、クランプ回路1と、SBDSD2とに
加えて、インバータI1とクランプ回路1の入力端との
間に直列接続して挿入したインバータI2,I3と、ゲ
ートにインバータI2の出力の供給を受けドレインおよ
びソースの各々をトランジスタN1のドレインおよびソ
ースにそれぞれ共通接続したNMOS型のトランジスタ
N3と、トランジスタN3のソースとトランジスタN2
のドレイン間に挿入した抵抗R2とを備える。
【0013】次に、図1を参照して本実施例の動作につ
いて説明すると、まず入力端子TIに供給した従来と同
様のローレベルからハイレベルまで振幅変化する入力信
号VIのハイレベルからローレベルへの変化に応答し
て、トランジスタN1のオンからオフへ切換わりと同時
にインバータI1の出力信号CIはローレベルからハイ
レベルへ変化するため、トランジスタN2は直ちにオフ
からオンに切換わる。一方、トランジスタN1と並列接
続されているトランジスタN3はインバータI2の遅延
時間分遅れてオフ状態となるのでこの遅延時間分のオン
の間トランジスタQ1は弱いオン状態を保持しており、
トランジスタN3がオフすると同時にトランジスタQ1
は完全にオフに切換わる。
いて説明すると、まず入力端子TIに供給した従来と同
様のローレベルからハイレベルまで振幅変化する入力信
号VIのハイレベルからローレベルへの変化に応答し
て、トランジスタN1のオンからオフへ切換わりと同時
にインバータI1の出力信号CIはローレベルからハイ
レベルへ変化するため、トランジスタN2は直ちにオフ
からオンに切換わる。一方、トランジスタN1と並列接
続されているトランジスタN3はインバータI2の遅延
時間分遅れてオフ状態となるのでこの遅延時間分のオン
の間トランジスタQ1は弱いオン状態を保持しており、
トランジスタN3がオフすると同時にトランジスタQ1
は完全にオフに切換わる。
【0014】このトランジスタQ1のオンからオフへの
変化がインバータI1,I2の遅延時間によって制御さ
れている間、出力端子TOからトランジスタQ1のベー
スへの電流経路には、トランジスタN1およびN3をそ
れぞれ経由する2つの経路が存在する。これら2つの経
路を経由する電流によってトランジスタQ1のベースに
はインバータI1,I2の各々の遅延時間に対応して時
間的に変化する2つの電流i1,i2が与えられること
により、これら電流i1,i2の変化でトランジスタQ
1のオン状態を制御する。このように、トランジスタQ
1のオン状態を適切に制御することにより寄生回路に起
因する出力信号VOのリンギング発生を抑圧できる。
変化がインバータI1,I2の遅延時間によって制御さ
れている間、出力端子TOからトランジスタQ1のベー
スへの電流経路には、トランジスタN1およびN3をそ
れぞれ経由する2つの経路が存在する。これら2つの経
路を経由する電流によってトランジスタQ1のベースに
はインバータI1,I2の各々の遅延時間に対応して時
間的に変化する2つの電流i1,i2が与えられること
により、これら電流i1,i2の変化でトランジスタQ
1のオン状態を制御する。このように、トランジスタQ
1のオン状態を適切に制御することにより寄生回路に起
因する出力信号VOのリンギング発生を抑圧できる。
【0015】このリンギングを十分に抑圧するために
は、これら2つの電流i1,i2の電流差と、この電流
差を維持する時間差を調節する必要があるが、まず電流
差についてはトランジスタN1,N3の各々のゲート幅
を調節することにより容易に制御でき、また、時間差は
インバータI2の遅延時間を適切に設定することにより
容易に制御できる。
は、これら2つの電流i1,i2の電流差と、この電流
差を維持する時間差を調節する必要があるが、まず電流
差についてはトランジスタN1,N3の各々のゲート幅
を調節することにより容易に制御でき、また、時間差は
インバータI2の遅延時間を適切に設定することにより
容易に制御できる。
【0016】本実施例では、出力トランジスタのベース
制御用に遅延用のインバータ2段と駆動用トランジタに
並列のトランジスタ1個との増設による2段階の制御を
行なったが、さらに直列インバータを偶数段となるよう
増設し並列トランジタをこれに対応して増設することに
よりトランジスタQ1の駆動電流をさらに精巧に制御で
きき、リンギング抑制効果を上げることができる。
制御用に遅延用のインバータ2段と駆動用トランジタに
並列のトランジスタ1個との増設による2段階の制御を
行なったが、さらに直列インバータを偶数段となるよう
増設し並列トランジタをこれに対応して増設することに
よりトランジスタQ1の駆動電流をさらに精巧に制御で
きき、リンギング抑制効果を上げることができる。
【0017】本実施例と従来の出力回路のリンギング特
性の一例をシミュレーションにより示す図2を参照する
と、入力信号VIの波形Aの供給に応答した本実施例の
出力信号VOの波形Bは、従来の出力信号VOの波形C
よりもリンギングが大幅に改善されている。
性の一例をシミュレーションにより示す図2を参照する
と、入力信号VIの波形Aの供給に応答した本実施例の
出力信号VOの波形Bは、従来の出力信号VOの波形C
よりもリンギングが大幅に改善されている。
【0018】次に、本発明の第2の実施例を図1と共通
の構成要素には共通の参照文字/数字を付して同様に回
路図で示す図3を参照すると、この図に示す本実施例の
上述の第1の実施例に対する相違点は、インバータI
2,I3の代りにインバータI1とクランプ回路1との
間に挿入したバッファ遅延回路A1と、トランジスタQ
1のコレクタとエミッタとの各々を共通接続したNPN
型のトランジスタQ2と、ゲートを入力端子TIにドレ
インを出力端子TOにソースをトランジスタQ2のゲー
トにそれぞれ接続したNMOS型のトランジスタN4
と、ゲートをインバータI1の出力端にドレインをトラ
ンジスタN4のソースにそれぞれ接続したトランジスタ
N5と、ゲートをバッファ遅延回路A1の出力端にドレ
インをトランジスタN5のソースにソースを接地Gにそ
れぞれ接続したトランジスタN6とをさらに備えること
である。
の構成要素には共通の参照文字/数字を付して同様に回
路図で示す図3を参照すると、この図に示す本実施例の
上述の第1の実施例に対する相違点は、インバータI
2,I3の代りにインバータI1とクランプ回路1との
間に挿入したバッファ遅延回路A1と、トランジスタQ
1のコレクタとエミッタとの各々を共通接続したNPN
型のトランジスタQ2と、ゲートを入力端子TIにドレ
インを出力端子TOにソースをトランジスタQ2のゲー
トにそれぞれ接続したNMOS型のトランジスタN4
と、ゲートをインバータI1の出力端にドレインをトラ
ンジスタN4のソースにそれぞれ接続したトランジスタ
N5と、ゲートをバッファ遅延回路A1の出力端にドレ
インをトランジスタN5のソースにソースを接地Gにそ
れぞれ接続したトランジスタN6とをさらに備えること
である。
【0019】図3を参照して本実施例の動作を説明する
と、まず入力端子TIに供給した第1の実施例と同様の
ローレベルからハイレベルまで振幅変化する入力信号V
Iのハイレベルからローレベルへの変化に応答して、ト
ランジスタN1,N4のオンからオフへ切換わりと同時
にインバータI1の出力信号CIはローレベルからハイ
レベルへ変化するため、トランジスタN2,N5は直ち
にオフからオンに切換わる。これによりトランジスタQ
1はオンからオフに切換わる。一方、トランジスタQ1
と並列接続されているトランジスタQ2は、ベース駆動
回路のトランジスタN6がバッファ遅延回路A1の遅延
時間分遅れてオン状態となるのでこの遅延時間分のオフ
の間弱いオン状態を保持し、トランジスタN6がオンす
ると同時にこのトランジスタQ2は完全にオフに切換わ
る。このトランジスタQ2のオンからオフの変化をバッ
ファ遅延回路A1の遅延時間により制御することによ
り、トランジスタQ1,Q2のオンからオフへの切換を
2段階で行って出力信号VOに発生するリンギングを抑
圧する。
と、まず入力端子TIに供給した第1の実施例と同様の
ローレベルからハイレベルまで振幅変化する入力信号V
Iのハイレベルからローレベルへの変化に応答して、ト
ランジスタN1,N4のオンからオフへ切換わりと同時
にインバータI1の出力信号CIはローレベルからハイ
レベルへ変化するため、トランジスタN2,N5は直ち
にオフからオンに切換わる。これによりトランジスタQ
1はオンからオフに切換わる。一方、トランジスタQ1
と並列接続されているトランジスタQ2は、ベース駆動
回路のトランジスタN6がバッファ遅延回路A1の遅延
時間分遅れてオン状態となるのでこの遅延時間分のオフ
の間弱いオン状態を保持し、トランジスタN6がオンす
ると同時にこのトランジスタQ2は完全にオフに切換わ
る。このトランジスタQ2のオンからオフの変化をバッ
ファ遅延回路A1の遅延時間により制御することによ
り、トランジスタQ1,Q2のオンからオフへの切換を
2段階で行って出力信号VOに発生するリンギングを抑
圧する。
【0020】リンギングの十分な抑圧のためには、トラ
ンジスタQ1,Q2の各々のオフ状態とする時間差の適
切な設定と、トランジスタQ1,Q2の各々の駆動能力
の適切な設定が必要であるが、まず、時間差については
遅延バッファ回路15の遅延時間によって容易に制御可
能であり、また駆動能力においてはトランジスタQ1,
Q2のサイズを調節することによって容易に制御可能で
ある。
ンジスタQ1,Q2の各々のオフ状態とする時間差の適
切な設定と、トランジスタQ1,Q2の各々の駆動能力
の適切な設定が必要であるが、まず、時間差については
遅延バッファ回路15の遅延時間によって容易に制御可
能であり、また駆動能力においてはトランジスタQ1,
Q2のサイズを調節することによって容易に制御可能で
ある。
【0021】本実施例と従来の出力回路のリンギング特
性および出力信号の立上り特性の一例をそれぞれ棒グラ
フで示す図4(A),(B)を参照すると、本実施例の
出力信号VOAは従来の出力信号VOPに比較してオー
バーシュート(OS)およびバックスイング(BS)は
大幅に低減するとともに、立上り時間Trが大幅に短縮
されることを示している。
性および出力信号の立上り特性の一例をそれぞれ棒グラ
フで示す図4(A),(B)を参照すると、本実施例の
出力信号VOAは従来の出力信号VOPに比較してオー
バーシュート(OS)およびバックスイング(BS)は
大幅に低減するとともに、立上り時間Trが大幅に短縮
されることを示している。
【0022】
【発明の効果】以上説明したように、本発明の出力回路
は、第1のインバータの出力端とクランプ回路の入力端
との間に直列接続して挿入した第2,第3のインバータ
と、ゲートに上記第2のインバータの出力端を接続し第
1のMOSトランジスタと並列接続した第3のMOSト
ランジスタとを備えることにより、寄生回路の影響によ
り発生するリンギングを十分に抑圧できるため、複数の
集積回路間での通信の高速化を可能とするとともに高忠
実度の波形の信号が得れることにより、通信波形の劣化
による誤動作の発生を低減するという効果がある。
は、第1のインバータの出力端とクランプ回路の入力端
との間に直列接続して挿入した第2,第3のインバータ
と、ゲートに上記第2のインバータの出力端を接続し第
1のMOSトランジスタと並列接続した第3のMOSト
ランジスタとを備えることにより、寄生回路の影響によ
り発生するリンギングを十分に抑圧できるため、複数の
集積回路間での通信の高速化を可能とするとともに高忠
実度の波形の信号が得れることにより、通信波形の劣化
による誤動作の発生を低減するという効果がある。
【図面の簡単な説明】
【図1】本発明の出力回路の第1の実施例を示す回路図
である。
である。
【図2】本実施例の出力回路の出力信号波形を従来と対
比して示した波形図である。
比して示した波形図である。
【図3】本発明の出力回路の第2の実施例を示す回路図
である。
である。
【図4】本実施例の出力信号波形のリンギング特性と立
上り時間とを従来と対比して棒グラフで示したグラフ図
である。
上り時間とを従来と対比して棒グラフで示したグラフ図
である。
【図5】従来の出力回路の一例を示す回路図である。
【図6】図5のクランプ回路の回路図である。
1 クランプ回路 51〜54 寄生回路 A1 バッフア遅延回路 D1,D2 ダイオード I1〜I3 インバータ N1〜N6,Q1,Q2 トランジスタ SD1,SD2 SBD
Claims (4)
- 【請求項1】 入力信号の供給を受ける入力端子に入力
端を接続した第1のインバータと、ゲートを前記入力端
子にドレインを出力端子にそれぞれ接続した第1のMO
Sトランジタと、アノードを前記出力端子に接続したシ
ョットキーバリアダイオードと、ベースを前記第1のト
ランジスタのソースにコレクタを前記ショットキーバリ
アダイオードのカソードにエミッタを第1の電源にそれ
ぞれ接続した第1のバイポーラトランジスタと、ゲート
を前記第1のインバータの出力端にドレインを電流制限
素子を介して前記第1のバイポーラトランジスタのベー
スにソースを前記第1の電源にそれぞれ接続した第2の
MOSトランジスタと、入力端に前記入力信号の反転極
性のクランプ入力信号の供給を受け出力端を前記第1の
バイポーラトランジスタのコレクタに接続し前記第1の
バイポーラトランジスタの非導通状態に応答して第3の
電源から前記出力端子に所定の保持電圧を供給し前記第
1のバイポーラトランジスタの導通状態に応答して第2
の電源から前記第1のバイポーラトランジスタの導通電
流を供給するクランプ回路とを備える出力回路におい
て、 前記第1のインバータの出力端と前記クランプ回路の入
力端との間に直列接続して挿入した第2,第3のインバ
ータと、 ゲートに前記第2のインバータの出力端をドレインおよ
びソースの各々を前記第1のMOSトランジスタのドレ
インおよびソースにそれぞれ共通接続した第3のMOS
トランジスタとを備えることを特徴とする出力回路。 - 【請求項2】 N(整数)組の前記第2,第3のインバ
ータとN個の前記第3のMOSトランジスタを備えるこ
とを特徴とする請求項1記載の出力回路。 - 【請求項3】 前記クランプ回路が、一端を前記第2の
電源に接続した抵抗と、 ベースに前記クランプ入力信号の供給を受けコレクタを
前記抵抗の他端に接続した第2のバイポーラトランジス
タと、 ゲートおよびソースを前記第2のバイポーラトランジス
タのコレクタおよびエミッタにそれぞれ接続した第4の
MOSトランジスタと、 アノードに前記第3の電源の供給を受けカソードを前記
第4のMOSトランジスタのドレインに接続した第2の
ショットキーバリアダイオードと、 直列接続され一方のアノードを前記第2のバイポーラト
ランジスタのエミッタに接続し他方のカソードを前記第
1のトランジスタのコレクタに接続した第1,第2のダ
イオードとを備えることを特徴とする請求項1記載の出
力回路。 - 【請求項4】 入力信号の供給を受ける入力端子に入力
端を接続したインバータと、ゲートを前記入力端子にド
レインを出力端子にそれぞれ接続した第1のMOSトラ
ンジタと、アノードを前記出力端子に接続したショット
キーバリアダイオードと、ベースを前記第1のトランジ
スタのソースにコレクタを前記ショットキーバリアダイ
オードのカソードにエミッタを第1の電源にそれぞれ接
続した第1のバイポーラトランジスタと、ゲートを前記
インバータの出力端にドレインを前記第1のバイポーラ
トランジスタのベースにソースを前記第1の電源にそれ
ぞれ接続した第2のMOSトランジスタと、入力端に前
記入力信号の反転極性のクランプ入力信号の供給を受け
出力端を前記第1のバイポーラトランジスタのコレクタ
に接続し前記第1のバイポーラトランジスタの非導通状
態に応答して第3の電源から前記出力端子に所定の保持
電圧を供給し前記第1のバイポーラトランジスタの導通
状態に応答して第2の電源から前記第1のバイポーラト
ランジスタの導通電流を供給するクランプ回路とを備え
る出力回路において、 前記インバータと前記クランプ回路との間に挿入した予
め定めた遅延時間を有するバッファ遅延回路と、 前記第1のバイポーラトランジスタのコレクタとエミッ
タとの各々を共通接続した第2のバイポーラトランジス
タと、 ゲートを前記入力端子にドレインを前記出力端子にソー
スを前記第2のバイポーラトランジスタのゲートにそれ
ぞれ接続した第3のMOSトランジスタと、 ゲートを前記インバータの出力端にドレインを前記第3
のMOSトランジスタのソースにそれぞれ接続した第4
のMOSトランジスタと、 ゲートを前記バッファ遅延回路の出力端にドレインを前
記第4のMOSトランジスタのソースにソースを前記第
1の電源にそれぞれ接続した第5のMOSトランジスタ
とを備えることを特徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7149215A JP2822931B2 (ja) | 1995-06-15 | 1995-06-15 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7149215A JP2822931B2 (ja) | 1995-06-15 | 1995-06-15 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098623A JPH098623A (ja) | 1997-01-10 |
JP2822931B2 true JP2822931B2 (ja) | 1998-11-11 |
Family
ID=15470371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7149215A Expired - Lifetime JP2822931B2 (ja) | 1995-06-15 | 1995-06-15 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2822931B2 (ja) |
-
1995
- 1995-06-15 JP JP7149215A patent/JP2822931B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH098623A (ja) | 1997-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2996301B2 (ja) | 負荷及び時間適応電流供給ドライブ回路 | |
US5818209A (en) | Bootstrap line power supply regulator with no filter capacitor | |
US5844425A (en) | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations | |
US8134400B2 (en) | Semiconductor circuit | |
US6040729A (en) | Digital output buffer for multiple voltage system | |
EP0542227B1 (en) | Output buffer circuit | |
US9048840B2 (en) | 20V to 250V high current ASIC PIN diode driver | |
SE451521B (sv) | Styrkrets for omkoppling av induktiva belastningar | |
WO2022048629A1 (zh) | 用于并联的开关晶体管的米勒钳位装置及包括其的驱动器 | |
US4717847A (en) | TTL compatible CMOS input buffer | |
KR100363144B1 (ko) | 구동회로 | |
US10727834B2 (en) | Level shifter in half bridge GaN driver applications | |
US5864245A (en) | Output circuit with overvoltage protection | |
US4572970A (en) | Miller capacitance effect eliminator for use with a push-pull amplifier output stage | |
US6903610B2 (en) | Operational amplifying circuit and push-pull circuit | |
JP2822931B2 (ja) | 出力回路 | |
KR20160027570A (ko) | 인버터 형태의 전력 증폭기 | |
US10847947B2 (en) | GaN laser diode drive FET with gate current reuse | |
US6538487B2 (en) | Electrical circuit having inverters being serially connected together in a cascade | |
US5023478A (en) | Complementary emitter follower drivers | |
US4920286A (en) | Method and circuitry for compensating for negative internal ground voltage glitches | |
KR100361901B1 (ko) | 출력드라이버의스위칭으로인한방해를감소시키는회로 | |
US4975603A (en) | Method and circuitry for compensating for negative internal ground voltage glitches | |
US5166544A (en) | Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on | |
US5319262A (en) | Low power TTL/CMOS receiver circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |