JPH08256049A - バイポーラトランジスタ出力回路 - Google Patents
バイポーラトランジスタ出力回路Info
- Publication number
- JPH08256049A JPH08256049A JP7057511A JP5751195A JPH08256049A JP H08256049 A JPH08256049 A JP H08256049A JP 7057511 A JP7057511 A JP 7057511A JP 5751195 A JP5751195 A JP 5751195A JP H08256049 A JPH08256049 A JP H08256049A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- voltage
- base
- output circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明はバイポーラトランジスタ出力回路に
関し、ショットキバリアダイオードを使用せずに、出力
トランジスタの飽和を防止できるバイポーラトランジス
タ出力回路を簡単な構成で実現することを目的とする。 【構成】 コレクタを電源の高電位側に接続し、エミッ
タを接地し、入力電圧信号がベースに印加される出力ト
ランジスタＱ１を備えるバイポーラトランジスタ出力回
路において、入力信号端子ＶＩＮと出力トランジスタＱ
１のベースとの間に接続され所定の電圧差を生じる電圧
差生成手段Ｄ１と、電圧差生成手段と平行に配置され電
圧差生成手段により生じる電圧差を分割する電圧分割手
段１と、入力電圧信号の入力端子と出力トランジスタの
コレクタの間に接続され、ベースに分割された電圧が印
加される第２トランジスタＱ２とを備えるように構成す
る。
関し、ショットキバリアダイオードを使用せずに、出力
トランジスタの飽和を防止できるバイポーラトランジス
タ出力回路を簡単な構成で実現することを目的とする。 【構成】 コレクタを電源の高電位側に接続し、エミッ
タを接地し、入力電圧信号がベースに印加される出力ト
ランジスタＱ１を備えるバイポーラトランジスタ出力回
路において、入力信号端子ＶＩＮと出力トランジスタＱ
１のベースとの間に接続され所定の電圧差を生じる電圧
差生成手段Ｄ１と、電圧差生成手段と平行に配置され電
圧差生成手段により生じる電圧差を分割する電圧分割手
段１と、入力電圧信号の入力端子と出力トランジスタの
コレクタの間に接続され、ベースに分割された電圧が印
加される第２トランジスタＱ２とを備えるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＴＬ（トランジスタ
・トランジスタ・ロジック）出力−ＴＴＬ入力やＴＴＬ
出力−ＣＭＯＳ入力等のインターフェースで使用される
バイポーラトランジスタ出力回路に関し、特に出力トラ
ンジスタのコレクタが非飽和の状態で動作する出力回路
に関する。
・トランジスタ・ロジック）出力−ＴＴＬ入力やＴＴＬ
出力−ＣＭＯＳ入力等のインターフェースで使用される
バイポーラトランジスタ出力回路に関し、特に出力トラ
ンジスタのコレクタが非飽和の状態で動作する出力回路
に関する。
【０００２】
【従来の技術】近年のディジタルＩＣはＣＭＯＳ回路で
構成することが多いが、バイポーラプロセスを使用した
ＬＳＩも少なくはなく、このようなＬＳＩを使用する場
合、出力としてＣＭＯＳ用のレベルを必要とする場合が
多く、そのための出力回路が使用される。
構成することが多いが、バイポーラプロセスを使用した
ＬＳＩも少なくはなく、このようなＬＳＩを使用する場
合、出力としてＣＭＯＳ用のレベルを必要とする場合が
多く、そのための出力回路が使用される。
【０００３】従来、ＴＴＬ出力回路においては、バイポ
ーラトランジスタを飽和させて使用するとオン状態から
オフ状態への回復時間がかかり、スイッチング速度がお
そくなるという問題を解決するため、コレクタ飽和を防
止する手段としてショットキバリアダイオード（以下、
ＳＢＤと称する。）を用いた回路が広く使用されてい
る。
ーラトランジスタを飽和させて使用するとオン状態から
オフ状態への回復時間がかかり、スイッチング速度がお
そくなるという問題を解決するため、コレクタ飽和を防
止する手段としてショットキバリアダイオード（以下、
ＳＢＤと称する。）を用いた回路が広く使用されてい
る。
【０００４】図４はＳＢＤを使用した従来のバイポーラ
トランジスタ出力回路を示す回路図である。図４におい
て、Ｑ１はＮＰＮ型の出力トランジスタであり、コレク
タはプルアップ抵抗として作用する負荷ＲＬを介して電
源の高電位側に接続され、エミッタは接地され、ベース
は入力信号Ｖ１が入力される入力端子ＶＩＮに接続され
ている。出力トランジスタＱ１は、入力信号Ｖ１のレベ
ルに応じてオン又はオフになり、オンの時には出力信号
ＶＯＵＴは「低（Ｌ）」レベルになり、オフの時には出
力信号ＶＯＵＴは「高（Ｈ）」レベルになる。
トランジスタ出力回路を示す回路図である。図４におい
て、Ｑ１はＮＰＮ型の出力トランジスタであり、コレク
タはプルアップ抵抗として作用する負荷ＲＬを介して電
源の高電位側に接続され、エミッタは接地され、ベース
は入力信号Ｖ１が入力される入力端子ＶＩＮに接続され
ている。出力トランジスタＱ１は、入力信号Ｖ１のレベ
ルに応じてオン又はオフになり、オンの時には出力信号
ＶＯＵＴは「低（Ｌ）」レベルになり、オフの時には出
力信号ＶＯＵＴは「高（Ｈ）」レベルになる。
【０００５】出力トランジスタＱ１がオンで出力信号Ｖ
ＯＵＴが「Ｌ」レベルの時、出力トランジスタＱ１は飽
和領域にあり、ベース蓄積電荷が多くなる。入力信号Ｖ
１が変化して、出力トランジスタＱ１がオフし、出力信
号ＶＯＵＴが「Ｈ」レベルへ変化する場合、ベース蓄積
電荷のためにターンオフ時間が長くなる。ショットキバ
リアダイオードＳＢＤは、出力トランジスタＱ１がオン
の時に飽和するのを防止するために設けられる。
ＯＵＴが「Ｌ」レベルの時、出力トランジスタＱ１は飽
和領域にあり、ベース蓄積電荷が多くなる。入力信号Ｖ
１が変化して、出力トランジスタＱ１がオフし、出力信
号ＶＯＵＴが「Ｈ」レベルへ変化する場合、ベース蓄積
電荷のためにターンオフ時間が長くなる。ショットキバ
リアダイオードＳＢＤは、出力トランジスタＱ１がオン
の時に飽和するのを防止するために設けられる。
【０００６】図４の回路においては、出力トランジスタ
Ｑ１がオフの時には出力信号ＶＯＵＴが「Ｈ」レベルで
ほぼ電源電圧ＶＣＣに等しい出力になる。出力トランジ
スタＱ１がオンの時には出力信号ＶＯＵＴは「Ｌ」レベ
ルになる。この時、ＳＢＤがなければ、出力信号ＶＯＵ
Ｔの電位は出力トランジスタＱ１が飽和した時のコレク
タ−エミッタ間電圧だけ接地電位から高くなる。飽和し
た時のコレクタ−エミッタ間電圧は０．１〜０．２Ｖで
ある。ＳＢＤを設けることにより、出力信号ＶＯＵＴの
電位は出力トランジスタＱ１のベース電位からＳＢＤで
の電位差を差し引いた電位になる。出力トランジスタＱ
１のベース−エミッタ間の電圧は約０．７Ｖであり、Ｓ
ＢＤでの電位差は約０．４Ｖであるから、この時の出力
信号ＶＯＵＴの電位は０．３Ｖになり出力トランジスタ
Ｑ１が飽和するのを防止できる。
Ｑ１がオフの時には出力信号ＶＯＵＴが「Ｈ」レベルで
ほぼ電源電圧ＶＣＣに等しい出力になる。出力トランジ
スタＱ１がオンの時には出力信号ＶＯＵＴは「Ｌ」レベ
ルになる。この時、ＳＢＤがなければ、出力信号ＶＯＵ
Ｔの電位は出力トランジスタＱ１が飽和した時のコレク
タ−エミッタ間電圧だけ接地電位から高くなる。飽和し
た時のコレクタ−エミッタ間電圧は０．１〜０．２Ｖで
ある。ＳＢＤを設けることにより、出力信号ＶＯＵＴの
電位は出力トランジスタＱ１のベース電位からＳＢＤで
の電位差を差し引いた電位になる。出力トランジスタＱ
１のベース−エミッタ間の電圧は約０．７Ｖであり、Ｓ
ＢＤでの電位差は約０．４Ｖであるから、この時の出力
信号ＶＯＵＴの電位は０．３Ｖになり出力トランジスタ
Ｑ１が飽和するのを防止できる。
【０００７】
【発明が解決しようとする課題】上記のように、ＥＣＬ
やＣＭＬ等のディジタルＩＣやアナログＩＣ等のディジ
タル出力のレベルをＴＴＬやＣＭＯＳのレベルに合わせ
るために使用される従来のバイポーラトランジスタ出力
回路においては、出力トランジスタの飽和を防止するた
めにＳＢＤを使用するのが一般的である。しかし、集積
回路の製造工程においてＳＢＤを付加するには、少なか
らず製造工程の追加や製造条件の変更を必要とするた
め、コストが増加するという問題点がある。また、ＳＢ
Ｄによって生じる電圧を適当な値に制御する必要があ
り、製造のばらつきに対する管理を厳しくする必要があ
り、歩留りの低下を招くという問題もある。
やＣＭＬ等のディジタルＩＣやアナログＩＣ等のディジ
タル出力のレベルをＴＴＬやＣＭＯＳのレベルに合わせ
るために使用される従来のバイポーラトランジスタ出力
回路においては、出力トランジスタの飽和を防止するた
めにＳＢＤを使用するのが一般的である。しかし、集積
回路の製造工程においてＳＢＤを付加するには、少なか
らず製造工程の追加や製造条件の変更を必要とするた
め、コストが増加するという問題点がある。また、ＳＢ
Ｄによって生じる電圧を適当な値に制御する必要があ
り、製造のばらつきに対する管理を厳しくする必要があ
り、歩留りの低下を招くという問題もある。
【０００８】そこで、特開昭６１−９０５１８号公報、
特開昭６１−１６１８２２号公報、特開平３−１１７０
２１号公報等には、バイポーラトランジスタ出力回路に
おいて、ＳＢＤを付加することなしに出力トランジスタ
の飽和を防止する各種の技術が開示されている。本発明
もＳＢＤを付加することなしに出力トランジスタの飽和
を防止したバイポーラトランジスタ出力回路を提供する
ことを目的とする。
特開昭６１−１６１８２２号公報、特開平３−１１７０
２１号公報等には、バイポーラトランジスタ出力回路に
おいて、ＳＢＤを付加することなしに出力トランジスタ
の飽和を防止する各種の技術が開示されている。本発明
もＳＢＤを付加することなしに出力トランジスタの飽和
を防止したバイポーラトランジスタ出力回路を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の態様のバ
イポーラトランジスタ出力回路は、コレクタを電源の高
電位側に接続し、エミッタを接地し、入力電圧信号がベ
ースに印加される出力トランジスタを備えるバイポーラ
トランジスタ出力回路であり、上記目的を達成するた
め、入力電圧信号の入力端子と出力トランジスタのベー
スとの間に接続され、所定の電圧差を生じる電圧差生成
手段と、電圧差生成手段と並列に配置され電圧差生成手
段により生じる電圧差を分割する電圧分割手段と、入力
電圧信号の入力端子と出力トランジスタのコレクタの間
に接続され、ベースに電圧分割手段によって分割された
電圧が印加される第２トランジスタとを備えることを特
徴とする。電圧差生成手段により生じる電圧差及び電圧
分割手段による分割比率は、出力トランジスタのコレク
タの電位が所定量以下に低下した時に第２トランジスタ
のベースと出力トランジスタのコレクタ間の電圧が第２
トランジスタの閾値以上になって第２トランジスタがオ
ン状態になるように決定される。
イポーラトランジスタ出力回路は、コレクタを電源の高
電位側に接続し、エミッタを接地し、入力電圧信号がベ
ースに印加される出力トランジスタを備えるバイポーラ
トランジスタ出力回路であり、上記目的を達成するた
め、入力電圧信号の入力端子と出力トランジスタのベー
スとの間に接続され、所定の電圧差を生じる電圧差生成
手段と、電圧差生成手段と並列に配置され電圧差生成手
段により生じる電圧差を分割する電圧分割手段と、入力
電圧信号の入力端子と出力トランジスタのコレクタの間
に接続され、ベースに電圧分割手段によって分割された
電圧が印加される第２トランジスタとを備えることを特
徴とする。電圧差生成手段により生じる電圧差及び電圧
分割手段による分割比率は、出力トランジスタのコレク
タの電位が所定量以下に低下した時に第２トランジスタ
のベースと出力トランジスタのコレクタ間の電圧が第２
トランジスタの閾値以上になって第２トランジスタがオ
ン状態になるように決定される。
【００１０】本発明の第２の態様のバイポーラトランジ
スタ出力回路も、コレクタを電源の高電位側に接続し、
エミッタを接地し、入力電圧信号がベースに印加される
出力トランジスタを備えるが、上記目的を達成するた
め、入力電圧信号の入力端子と出力トランジスタのベー
スとの間に接続され、所定の電圧差を生じる電圧差生成
手段と、入力電圧信号の入力端子と接地端子との間に接
続され、入力端子の電位を分割した電位を発生する電圧
分割手段と、入力電圧信号の入力端子と出力トランジス
タのコレクタの間に接続され、ベースに電圧分割手段に
よって発生された電圧が印加される第２トランジスタと
を備えることを特徴とする。電圧分割手段により発生さ
れる電位は、出力トランジスタのコレクタの電位が所定
量以下に低下した時に第２トランジスタのベースと出力
トランジスタのコレクタ間の電圧が第２トランジスタの
閾値以上になって第２トランジスタがオン状態になるよ
うに決定される。
スタ出力回路も、コレクタを電源の高電位側に接続し、
エミッタを接地し、入力電圧信号がベースに印加される
出力トランジスタを備えるが、上記目的を達成するた
め、入力電圧信号の入力端子と出力トランジスタのベー
スとの間に接続され、所定の電圧差を生じる電圧差生成
手段と、入力電圧信号の入力端子と接地端子との間に接
続され、入力端子の電位を分割した電位を発生する電圧
分割手段と、入力電圧信号の入力端子と出力トランジス
タのコレクタの間に接続され、ベースに電圧分割手段に
よって発生された電圧が印加される第２トランジスタと
を備えることを特徴とする。電圧分割手段により発生さ
れる電位は、出力トランジスタのコレクタの電位が所定
量以下に低下した時に第２トランジスタのベースと出力
トランジスタのコレクタ間の電圧が第２トランジスタの
閾値以上になって第２トランジスタがオン状態になるよ
うに決定される。
【００１１】出力トランジスタのベースは、抵抗を介し
て接地される。電圧差生成手段は、例えば、ダイオード
によって実現される。電圧分割手段は、例えば、直列に
接続した抵抗で実現される。上記の出力回路に、電源の
高電位側と出力トランジスタのコレクタ間に第３のトラ
ンジスタを接続することによりトーテムポール型とする
ことができる。第３のトランジスタのベースは入力電圧
信号によって電位が変化するノードに接続され、第３の
トランジスタは第１の出力トランジスタがオン状態の時
にはオフ状態になり、第１の出力トランジスタがオフ状
態の時にはオン状態になる。
て接地される。電圧差生成手段は、例えば、ダイオード
によって実現される。電圧分割手段は、例えば、直列に
接続した抵抗で実現される。上記の出力回路に、電源の
高電位側と出力トランジスタのコレクタ間に第３のトラ
ンジスタを接続することによりトーテムポール型とする
ことができる。第３のトランジスタのベースは入力電圧
信号によって電位が変化するノードに接続され、第３の
トランジスタは第１の出力トランジスタがオン状態の時
にはオフ状態になり、第１の出力トランジスタがオフ状
態の時にはオン状態になる。
【００１２】
【作用】本発明の第１の態様のバイポーラトランジスタ
出力回路では、入力電圧信号が、出力トランジスタのベ
ース−エミッタ間の電圧ＶBE（Ｑ１）と電圧差生成手段
により生じる電圧Ｖf （Ｄ１）の和以上の時に出力トラ
ンジスタがオン状態になる。この時、出力信号は「Ｌ」
レベルになる。第２トランジスタのベースに印加される
電位は、電圧分割手段により電圧Ｖf （Ｄ１）が分割さ
れたものであるから、接地レベルに対して所定の電位れ
べるを有する。出力トランジスタに流れる電流が増大し
て飽和領域に近づき、出力トランジスタのコレクタ電位
が低下すると、第２トランジスタのエミッタは出力トラ
ンジスタのコレクタに接続されているから、第２トラン
ジスタのベース−エミッタ間電圧は増加し、第２トラン
ジスタがオン状態になり、コレクタからエミッタに電流
が流れる。第２トランジスタのコレクタは入力電圧信号
の入力端子に接続されているため、入力端子から電圧差
生成手段を通って出力トランジスタのベースに流れ込む
電流の一部が第２トランジスタに流れることになり、出
力トランジスタが飽和するのを防止する。
出力回路では、入力電圧信号が、出力トランジスタのベ
ース−エミッタ間の電圧ＶBE（Ｑ１）と電圧差生成手段
により生じる電圧Ｖf （Ｄ１）の和以上の時に出力トラ
ンジスタがオン状態になる。この時、出力信号は「Ｌ」
レベルになる。第２トランジスタのベースに印加される
電位は、電圧分割手段により電圧Ｖf （Ｄ１）が分割さ
れたものであるから、接地レベルに対して所定の電位れ
べるを有する。出力トランジスタに流れる電流が増大し
て飽和領域に近づき、出力トランジスタのコレクタ電位
が低下すると、第２トランジスタのエミッタは出力トラ
ンジスタのコレクタに接続されているから、第２トラン
ジスタのベース−エミッタ間電圧は増加し、第２トラン
ジスタがオン状態になり、コレクタからエミッタに電流
が流れる。第２トランジスタのコレクタは入力電圧信号
の入力端子に接続されているため、入力端子から電圧差
生成手段を通って出力トランジスタのベースに流れ込む
電流の一部が第２トランジスタに流れることになり、出
力トランジスタが飽和するのを防止する。
【００１３】本発明の第２の態様のバイポーラトランジ
スタ出力回路の動作原理も第１の態様と同様であり、第
２トランジスタのベースの電位が、入力信号の電圧を電
圧分割手段によって分割して得られ、出力トランジスタ
のベースの電位に関係しない点が異なるが、出力トラン
ジスタのコレクタの電位が低下すると第２トランジスタ
のベース−エミッタ間電圧は増加して第２トランジスタ
がオン状態になり、入力端子から電圧差生成手段を通っ
て出力トランジスタのベースに流れ込む電流の一部がバ
イパスされて、出力トランジスタが飽和するのを防止す
る。
スタ出力回路の動作原理も第１の態様と同様であり、第
２トランジスタのベースの電位が、入力信号の電圧を電
圧分割手段によって分割して得られ、出力トランジスタ
のベースの電位に関係しない点が異なるが、出力トラン
ジスタのコレクタの電位が低下すると第２トランジスタ
のベース−エミッタ間電圧は増加して第２トランジスタ
がオン状態になり、入力端子から電圧差生成手段を通っ
て出力トランジスタのベースに流れ込む電流の一部がバ
イパスされて、出力トランジスタが飽和するのを防止す
る。
【００１４】
【実施例】図１は第１実施例の回路構成を示す図であ
る。図１において、参照符号Ｑ１は出力トランジスタで
あり、Ｑ２は第２トランジスタであり、Ｄ１は電圧差生
成手段に相当するダイオードであり、１は抵抗Ｒ１とＲ
２を直列に接続した電圧分割手段を形成する直列抵抗で
あり、Ｒ３は出力トランジスタＱ１のベースと接地端子
の間に接続された抵抗であり、ＶＩＮは入力信号の入力
端子であり、ＶＯＵＴは信号出力端子であり、ＲＬは抵
抗であるプルアップ用付加である。
る。図１において、参照符号Ｑ１は出力トランジスタで
あり、Ｑ２は第２トランジスタであり、Ｄ１は電圧差生
成手段に相当するダイオードであり、１は抵抗Ｒ１とＲ
２を直列に接続した電圧分割手段を形成する直列抵抗で
あり、Ｒ３は出力トランジスタＱ１のベースと接地端子
の間に接続された抵抗であり、ＶＩＮは入力信号の入力
端子であり、ＶＯＵＴは信号出力端子であり、ＲＬは抵
抗であるプルアップ用付加である。
【００１５】出力トランジスタＱ１のベース−エミッタ
間の閾電圧は約０．７Ｖであり、ダイオードＤ１のオン
時の両端の電圧差も約０．７Ｖであるため、入力信号Ｖ
１が１．４Ｖ以上の時に、出力トランジスタＱ１がオン
状態になる。この時信号出力端子ＶＯＵＴのレベルは
「Ｌ」になる。抵抗Ｒ１とＲ２は、ダイオードＤ１の両
端の電圧約０．７Ｖを分割しており、第２トランジスタ
のベース電位は出力トランジスタＱ１のベースに対して
所定の電圧になる。これを、例えば０．３Ｖ程度と成る
ように抵抗Ｒ１とＲ２の値を設定する。すると、第２ト
ランジスタのベース電位は、接地レベルに対して約１Ｖ
になる。
間の閾電圧は約０．７Ｖであり、ダイオードＤ１のオン
時の両端の電圧差も約０．７Ｖであるため、入力信号Ｖ
１が１．４Ｖ以上の時に、出力トランジスタＱ１がオン
状態になる。この時信号出力端子ＶＯＵＴのレベルは
「Ｌ」になる。抵抗Ｒ１とＲ２は、ダイオードＤ１の両
端の電圧約０．７Ｖを分割しており、第２トランジスタ
のベース電位は出力トランジスタＱ１のベースに対して
所定の電圧になる。これを、例えば０．３Ｖ程度と成る
ように抵抗Ｒ１とＲ２の値を設定する。すると、第２ト
ランジスタのベース電位は、接地レベルに対して約１Ｖ
になる。
【００１６】出力トランジスタＱ１が飽和してしまう
と、出力トランジスタＱ１のコレクタ−エミッタ間電圧
が低下し、コレクタの電位は接地レベルに対して０．１
Ｖ〜０．２Ｖになるが、飽和領域に近づいた状態で出力
トランジスタＱ１のコレクタの電位が０．３Ｖ程度にな
ると、第２トランジスタＱ２のベース−エミッタ間電圧
が０．７Ｖ程度になり、第２トランジスタＱ２がオン状
態になる。従って、入力信号Ｖ１の一部が第２トランジ
スタＱ２のコレクタからエミッタに流れ、出力トランジ
スタＱ１のベースに供給される電流が減少する。このよ
うに、図１の回路では、出力トランジスタＱ１のコレク
タのレベルがクランプされることになるため、出力トラ
ンジスタＱ１が飽和するのを防止できる。
と、出力トランジスタＱ１のコレクタ−エミッタ間電圧
が低下し、コレクタの電位は接地レベルに対して０．１
Ｖ〜０．２Ｖになるが、飽和領域に近づいた状態で出力
トランジスタＱ１のコレクタの電位が０．３Ｖ程度にな
ると、第２トランジスタＱ２のベース−エミッタ間電圧
が０．７Ｖ程度になり、第２トランジスタＱ２がオン状
態になる。従って、入力信号Ｖ１の一部が第２トランジ
スタＱ２のコレクタからエミッタに流れ、出力トランジ
スタＱ１のベースに供給される電流が減少する。このよ
うに、図１の回路では、出力トランジスタＱ１のコレク
タのレベルがクランプされることになるため、出力トラ
ンジスタＱ１が飽和するのを防止できる。
【００１７】なお、入力信号Ｖ１が「Ｌ」レベルで出力
トランジスタＱ１と第２トランジスタＱ２が共にオフ状
態の時に、それぞれのトランジスタのベースの電荷を引
き抜く働きを行う。図２は第１実施例のバイポーラトラ
ンジスタ出力回路を、トーテムポール型のＴＴＬ出力回
路に適用した第２実施例の回路図である。
トランジスタＱ１と第２トランジスタＱ２が共にオフ状
態の時に、それぞれのトランジスタのベースの電荷を引
き抜く働きを行う。図２は第１実施例のバイポーラトラ
ンジスタ出力回路を、トーテムポール型のＴＴＬ出力回
路に適用した第２実施例の回路図である。
【００１８】図１と図２を比較して明らかなように、図
２のトランジスタＱ１、Ｑ２、ダイオードＤ１、抵抗Ｒ
１、Ｒ２、Ｒ３は図１と同様の回路を構成する。図２で
は、出力トランジスタＱ１のコレクタと電源の高電位側
ＶＣＣの間に接続された第３トランジスタＱ３と、トラ
ンジスタＱ４と抵抗Ｒ４、Ｒ５で構成される入力部が付
加されている。
２のトランジスタＱ１、Ｑ２、ダイオードＤ１、抵抗Ｒ
１、Ｒ２、Ｒ３は図１と同様の回路を構成する。図２で
は、出力トランジスタＱ１のコレクタと電源の高電位側
ＶＣＣの間に接続された第３トランジスタＱ３と、トラ
ンジスタＱ４と抵抗Ｒ４、Ｒ５で構成される入力部が付
加されている。
【００１９】入力信号Ｖ１が２．１Ｖ以上の時に、出力
トランジスタＱ１、第２トランジスタＱ２、トランジス
タＱ４がオン状態になる。この時の出力トランジスタＱ
１と第２トランジスタＱ２の動作は第１実施例の通りで
ある。トランジスタＱ４がオン状態になるため、抵抗Ｒ
５に電流が流れて第３トランジスタＱ３のベース電位が
低下し、第３トランジスタＱ３はオフ状態になる。従っ
て、出力信号Ｖ２は「Ｌ」レベルになる。
トランジスタＱ１、第２トランジスタＱ２、トランジス
タＱ４がオン状態になる。この時の出力トランジスタＱ
１と第２トランジスタＱ２の動作は第１実施例の通りで
ある。トランジスタＱ４がオン状態になるため、抵抗Ｒ
５に電流が流れて第３トランジスタＱ３のベース電位が
低下し、第３トランジスタＱ３はオフ状態になる。従っ
て、出力信号Ｖ２は「Ｌ」レベルになる。
【００２０】入力信号Ｖ１が２．１Ｖより小さい時、出
力トランジスタＱ１、第２トランジスタＱ２、トランジ
スタＱ４はオフ状態になり、抵抗Ｒ５に電流が流れない
ため第３トランジスタＱ３のベース電位は高く、第３ト
ランジスタＱ３はオン状態になる。従って、出力信号Ｖ
２は「Ｈ」レベルになる。図３は本発明の第３実施例の
回路図である。
力トランジスタＱ１、第２トランジスタＱ２、トランジ
スタＱ４はオフ状態になり、抵抗Ｒ５に電流が流れない
ため第３トランジスタＱ３のベース電位は高く、第３ト
ランジスタＱ３はオン状態になる。従って、出力信号Ｖ
２は「Ｈ」レベルになる。図３は本発明の第３実施例の
回路図である。
【００２１】第１実施例では、第２トランジスタＱ２の
ベース電位を出力トランジスタＱ１のベース電位に対し
てダイオードＤ１の電圧差を抵抗分割した値だけ高く設
定したが、第２トランジスタＱ２のベース電位は、出力
トランジスタＱ１のコレクタ電位、すなわち第２トラン
ジスタＱ２のエミッタ電位が所定値以下に低下した時に
第２トランジスタＱ２がオン状態になるように設定すれ
ばよいので、出力トランジスタＱ１のベース電位に対し
て設定する必要はなく、接地レベルに対して設定するこ
とが可能である。
ベース電位を出力トランジスタＱ１のベース電位に対し
てダイオードＤ１の電圧差を抵抗分割した値だけ高く設
定したが、第２トランジスタＱ２のベース電位は、出力
トランジスタＱ１のコレクタ電位、すなわち第２トラン
ジスタＱ２のエミッタ電位が所定値以下に低下した時に
第２トランジスタＱ２がオン状態になるように設定すれ
ばよいので、出力トランジスタＱ１のベース電位に対し
て設定する必要はなく、接地レベルに対して設定するこ
とが可能である。
【００２２】第２実施例では、抵抗Ｒ６とＲ７で構成さ
れる電圧分割手段により、入力信号の電圧Ｖ１を分割し
て、Ｖ１が所定値以上の時には、第２トランジスタＱ２
がオン状態になって出力トランジスタＱ１の飽和を防止
している。
れる電圧分割手段により、入力信号の電圧Ｖ１を分割し
て、Ｖ１が所定値以上の時には、第２トランジスタＱ２
がオン状態になって出力トランジスタＱ１の飽和を防止
している。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ショットキバリアダイオードＳＢＤを使用せずに、出力
トランジスタの飽和を防止できるバイポーラトランジス
タ出力回路が簡単な構成で実現できる。
ショットキバリアダイオードＳＢＤを使用せずに、出力
トランジスタの飽和を防止できるバイポーラトランジス
タ出力回路が簡単な構成で実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施例のバイポーラトランジスタ
出力回路を示す図である。
出力回路を示す図である。
【図２】第１実施例の回路をトーテムポール型の出力回
路に適用した第２実施例の回路図である。
路に適用した第２実施例の回路図である。
【図３】第３実施例のバイポーラトランジスタ出力回路
を示す図である。
を示す図である。
【図４】ショットキバリアダイオードを使用した従来の
出力回路を示す図である。
出力回路を示す図である。
１、２…電圧分割手段 Ｑ１…出力トランジスタ Ｑ２…第２トランジスタ Ｑ３…第３トランジスタ Ｄ１…電圧差生成手段（ダイオード） Ｒ１〜Ｒ７…抵抗 ＲＬ…負荷（プルアップ抵抗）
Claims (11)
- 【請求項１】 コレクタを電源の高電位側に接続し、エ
ミッタを接地し、入力電圧信号がベースに印加される出
力トランジスタ（Ｑ１）を備えるバイポーラトランジス
タ出力回路において、 前記入力電圧信号の入力端子（ＶＩＮ）と前記出力トラ
ンジスタ（Ｑ１）のベースとの間に接続され、所定の電
圧差を生じる電圧差生成手段（Ｄ１）と、 該電圧差生成手段（Ｄ１）と並列に配置され、前記電圧
差生成手段（Ｄ１）により生じる電圧差を分割する電圧
分割手段（１）と、 前記入力電圧信号の前記入力端子（ＶＩＮ）と前記出力
トランジスタ（Ｑ１）のコレクタの間に接続され、ベー
スに前記電圧分割手段（１）によって分割された電圧が
印加される第２トランジスタ（Ｑ２）とを備えることを
特徴とするバイポーラトランジスタ出力回路。 - 【請求項２】 前記電圧差生成手段（Ｄ１）により生じ
る電圧差及び前記電圧分割手段（１）による分割比率
は、前記出力トランジスタ（Ｑ１）のコレクタの電位が
所定量以下に低下した時に前記第２トランジスタ（Ｑ
２）のベースと前記出力トランジスタ（Ｑ１）のコレク
タ間の電圧が前記第２トランジスタ（Ｑ２）の閾値以上
になって前記第２トランジスタ（Ｑ２）がオン状態にな
るように決定されることを特徴とする請求項１に記載の
バイポーラトランジスタ出力回路。 - 【請求項３】 前記出力トランジスタ（Ｑ１）のベース
は、抵抗（Ｒ３）を介して接地されることを特徴とする
請求項１又は２に記載のバイポーラトランジスタ出力回
路。 - 【請求項４】 前記電圧差生成手段（Ｄ１）はダイオー
ドであることを特徴とする請求項１から３のいずれか１
項に記載のバイポーラトランジスタ出力回路。 - 【請求項５】 前記電圧分割手段（１）は直列に接続し
た抵抗（Ｒ１，Ｒ２）であることを特徴とする請求項１
から４のいずれか１項に記載のバイポーラトランジスタ
出力回路。 - 【請求項６】 コレクタを電源の高電位側に接続し、エ
ミッタを接地し、入力電圧信号がベースに印加される出
力トランジスタ（Ｑ１）を備えるバイポーラトランジス
タ出力回路において、 前記入力電圧信号の入力端子（ＶＩＮ）と前記出力トラ
ンジスタ（Ｑ１）のベースとの間に接続され、所定の電
圧差を生じる電圧差生成手段（Ｄ１）と、 前記入力電圧信号の入力端子（ＶＩＮ）と接地端子との
間に接続され、前記入力端子（ＶＩＮ）の電位を分割し
た電位を発生する電圧分割手段（２）と、 前記入力電圧信号の前記入力端子（ＶＩＮ）と前記出力
トランジスタ（Ｑ１）のコレクタの間に接続され、ベー
スに前記電圧分割手段（２）によって発生された電圧が
印加される第２トランジスタ（Ｑ２）とを備えることを
特徴とするバイポーラトランジスタ出力回路。 - 【請求項７】 前記電圧分割手段（２）により発生され
る電位は、前記出力トランジスタ（Ｑ１）のコレクタの
電位が所定量以下に低下した時に前記第２トランジスタ
（Ｑ２）のベースと前記出力トランジスタ（Ｑ１）のコ
レクタ間の電圧が前記第２トランジスタ（Ｑ２）の閾値
以上になって前記第２トランジスタ（Ｑ２）がオン状態
になるように決定されることを特徴とする請求項６に記
載のバイポーラトランジスタ出力回路。 - 【請求項８】 前記出力トランジスタ（Ｑ１）のベース
は、抵抗（Ｒ３）を介して接地されることを特徴とする
請求項６又は７に記載のバイポーラトランジスタ出力回
路。 - 【請求項９】 前記電圧差生成手段（Ｄ１）はダイオー
ドであることを特徴とする請求項６から８のいずれか１
項に記載のバイポーラトランジスタ出力回路。 - 【請求項１０】 前記電圧分割手段（１）は直列に接続
した抵抗（Ｒ１，Ｒ２）であることを特徴とする請求項
６から９のいずれか１項に記載のバイポーラトランジス
タ出力回路。 - 【請求項１１】 電源の高電位側と前記出力トランジス
タ（Ｑ１）のコレクタ間に接続され、ベースは前記入力
電圧信号によって電位が変化するノードに接続され前記
第１の出力トランジスタ（Ｑ１）がオン状態の時にはオ
フ状態になり、前記第１の出力トランジスタ（Ｑ１）が
オフ状態の時にはオン状態になる第３のトランジスタ
（Ｑ３）を備え、トーテムポール型をなすことを特徴と
する請求項１から１０のいずれか１項に記載のバイポー
ラトランジスタ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057511A JPH08256049A (ja) | 1995-03-16 | 1995-03-16 | バイポーラトランジスタ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057511A JPH08256049A (ja) | 1995-03-16 | 1995-03-16 | バイポーラトランジスタ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08256049A true JPH08256049A (ja) | 1996-10-01 |
Family
ID=13057769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057511A Withdrawn JPH08256049A (ja) | 1995-03-16 | 1995-03-16 | バイポーラトランジスタ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08256049A (ja) |
-
1995
- 1995-03-16 JP JP7057511A patent/JPH08256049A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0328850B2 (ja) | ||
| US5206546A (en) | Logic circuit including variable impedance means | |
| US5831473A (en) | Reference voltage generating circuit capable of suppressing spurious voltage | |
| JP3530582B2 (ja) | シングルエンド入力論理ゲートを有する集積論理回路 | |
| JPH0633715Y2 (ja) | トランジスタ−トランジスタ論理回路 | |
| KR0165986B1 (ko) | BiCMOS 논리 회로 | |
| JPH0482319A (ja) | 論理回路 | |
| JPH08256049A (ja) | バイポーラトランジスタ出力回路 | |
| US5239216A (en) | Clamping circuit for preventing output driving transistor from deep saturation state | |
| US5059824A (en) | BiCMOS output circuit with static output current control circuit | |
| JP2775787B2 (ja) | 集積回路 | |
| JP3509497B2 (ja) | 不感応コンパレータ回路 | |
| JP3847787B2 (ja) | 電流ワンショット回路 | |
| KR100452176B1 (ko) | 전류원-숏회로 | |
| JPH0686458A (ja) | 電源選択回路 | |
| JPH0832421A (ja) | 遅延論理回路素子 | |
| JP2783108B2 (ja) | 半導体集積回路 | |
| JP2789911B2 (ja) | レベル変換回路 | |
| JPH01284114A (ja) | バイポーラｃｍｏｓレベル変換回路 | |
| JP2861356B2 (ja) | 半導体集積回路 | |
| IE52372B1 (en) | Logic circuit | |
| JP2998368B2 (ja) | Ｔｔｌ論理回路 | |
| JPH0661436A (ja) | Ｔｔｌ−ｃｍｏｓ出力段 | |
| JPS63128814A (ja) | レベル変換回路 | |
| EP0374490A2 (en) | A voltage comparator circuit for intergrated circuit drivers of inductive electric loads |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |