JPH0828625B2 - 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 - Google Patents
高スリューレート及び高帯域幅のユニティー・ゲイン増幅器Info
- Publication number
- JPH0828625B2 JPH0828625B2 JP2123992A JP12399290A JPH0828625B2 JP H0828625 B2 JPH0828625 B2 JP H0828625B2 JP 2123992 A JP2123992 A JP 2123992A JP 12399290 A JP12399290 A JP 12399290A JP H0828625 B2 JPH0828625 B2 JP H0828625B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pnp
- npn
- base
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、一般にダイヤモンド・フォロワと呼ばれる
型のユニティー・ゲイン増幅器に関し、更に詳しくいえ
ば、向上した入力オフセット電圧、高スリューレート、
高帯域幅の組み合わせを供する改良に関するものであ
る。
型のユニティー・ゲイン増幅器に関し、更に詳しくいえ
ば、向上した入力オフセット電圧、高スリューレート、
高帯域幅の組み合わせを供する改良に関するものであ
る。
従来の技術 サラー（Saller）外の米国特許4,639,685（1987年１
月27日発行）は、基本的なダイヤモンド・フォロワ回路
の入力オフセット問題を克服するために、標準型ダイヤ
モンド・フォロワの改良を開示しており、これはそのサ
ラーらの特許の第１図に示されている。
月27日発行）は、基本的なダイヤモンド・フォロワ回路
の入力オフセット問題を克服するために、標準型ダイヤ
モンド・フォロワの改良を開示しており、これはそのサ
ラーらの特許の第１図に示されている。
本特許出願の第１図には、そのサラーらの文献の第４
図の回路を示してある。この回路を開発したサラーらの
貢献は、入力オフセット電圧（VIN−VOUT）がPNPダイオ
ード接続トランジスタとNPNダイオード接続トランジス
タのVBE電圧と等しい２つの上向きのレベルシフトを提
供することにより、ゼロにすることが可能である、とい
うことを認識したことである。
図の回路を示してある。この回路を開発したサラーらの
貢献は、入力オフセット電圧（VIN−VOUT）がPNPダイオ
ード接続トランジスタとNPNダイオード接続トランジス
タのVBE電圧と等しい２つの上向きのレベルシフトを提
供することにより、ゼロにすることが可能である、とい
うことを認識したことである。
解決しようとする課題 第１図の入力オフセット補償形回路の主な問題点は、
入力トランジスタ３がVINの急速な立上り遷移によりオ
フにスイッチされる時、定電流源24Aはかなりの寄生容
量C1及びC3を充電しなければならず、VOUTの応答に相当
な遅れをひきおこすので、そのスリューレートがかなり
悪くなる、ということである。同様に、もし、入力トラ
ンジスタ４がVINの急速な立上り遷移によりオフにスイ
ッチされる場合、定電流源31Aは、かなりの寄生容量C2
及びC4を放電させなければならず、対応するVOUTの負に
立下る下向き遷移に相当の遅れがおこる。第１図のVOUT
曲線36Aの傾斜した前縁及び後縁は、入力導体２に印加
したVINパルス35に対し応答する際のその回路のスリュ
ーレートの悪さを示している（これに対し、第２図の波
形36の急勾配の前縁及び後縁は対照的である。これは、
本発明の改良により達成された高スリューレート、高帯
域幅を示している。）。
入力トランジスタ３がVINの急速な立上り遷移によりオ
フにスイッチされる時、定電流源24Aはかなりの寄生容
量C1及びC3を充電しなければならず、VOUTの応答に相当
な遅れをひきおこすので、そのスリューレートがかなり
悪くなる、ということである。同様に、もし、入力トラ
ンジスタ４がVINの急速な立上り遷移によりオフにスイ
ッチされる場合、定電流源31Aは、かなりの寄生容量C2
及びC4を放電させなければならず、対応するVOUTの負に
立下る下向き遷移に相当の遅れがおこる。第１図のVOUT
曲線36Aの傾斜した前縁及び後縁は、入力導体２に印加
したVINパルス35に対し応答する際のその回路のスリュ
ーレートの悪さを示している（これに対し、第２図の波
形36の急勾配の前縁及び後縁は対照的である。これは、
本発明の改良により達成された高スリューレート、高帯
域幅を示している。）。
従って、本発明の目的は、高スリューレート、高帯域
幅を有する改良したダイヤモンド・フォロワ型のユニテ
ィー・ゲイン増幅器を提供することである。
幅を有する改良したダイヤモンド・フォロワ型のユニテ
ィー・ゲイン増幅器を提供することである。
また、本発明の別の目的は、入力オフセット補償され
また高スリューレート、高帯域幅を有する改良したユニ
ティー・ゲイン増幅器回路を提供することである。
また高スリューレート、高帯域幅を有する改良したユニ
ティー・ゲイン増幅器回路を提供することである。
課題を解決するための手段 １実施例に従って簡単に説明すると、本発明は、入力
オフセット補償されたダイヤモンド・フォロワ型のユニ
ティー・ゲイン・バッファを提供するものであり、また
高スリューレートを提供するものであり、この高スリュ
ーレートの提供は、入力トランジスタの１つのコレクタ
電流を制御電流入力として受ける第１及び第２の電流ミ
ラー回路を用い、制御された電流をそれに供給して寄生
容量を充電し、かつダイヤモンド・フォロワ回路の出力
トランジスタに信号経路を与えることにより、行うよう
になっている。記述する実施例では、このユニティー・
ゲイン増幅器は、エミッタ、ベース、及びコレクタを各
々もつ、PNP入力トランジスタと、NPN入力トランジスタ
と、PNP出力トランジスタと、及びNPN出力トランジスタ
とを有するユニティー・ゲイン増幅器を含んでいる。そ
のPNP入力トランジスタ及びNPN入力トランジスタのベー
スは、入力信号を受けるようになっている。前記のNPN
出力トランジスタ及びPNP出力トランジスタは、出力信
号を出すために、出力導体に接続されている。本質的に
入力オフセット電圧を除去する１実施例においては、第
1PNPトランジスタ及び第1NPNトランジスタが、それぞれ
前記PNP入力トランジスタのPNP VBE電圧上昇と前記NPN
出力トランジスタのNPN VBE電圧降下を相殺するため
に、PNP VBE電圧降下及びNPN VBE電圧上昇を発生すべ
く、前記PNP入力トランジスタと前記NPN出力トランジス
タとの間に接続されている。第2PNPトランジスタと第2N
PNトランジスタは、それぞれ、前記PNP出力トランジス
タのPNP VBE電圧上昇と前記NPN入力トランジスタのNPN
VBE電圧下降とを相殺するために、PNP VBE電圧下降とNP
N VBE電圧上昇を発生すべく、前記NPN入力トランジスタ
と前記PNP出力トランジスタとの間に接続されている。
オフセット補償されたダイヤモンド・フォロワ型のユニ
ティー・ゲイン・バッファを提供するものであり、また
高スリューレートを提供するものであり、この高スリュ
ーレートの提供は、入力トランジスタの１つのコレクタ
電流を制御電流入力として受ける第１及び第２の電流ミ
ラー回路を用い、制御された電流をそれに供給して寄生
容量を充電し、かつダイヤモンド・フォロワ回路の出力
トランジスタに信号経路を与えることにより、行うよう
になっている。記述する実施例では、このユニティー・
ゲイン増幅器は、エミッタ、ベース、及びコレクタを各
々もつ、PNP入力トランジスタと、NPN入力トランジスタ
と、PNP出力トランジスタと、及びNPN出力トランジスタ
とを有するユニティー・ゲイン増幅器を含んでいる。そ
のPNP入力トランジスタ及びNPN入力トランジスタのベー
スは、入力信号を受けるようになっている。前記のNPN
出力トランジスタ及びPNP出力トランジスタは、出力信
号を出すために、出力導体に接続されている。本質的に
入力オフセット電圧を除去する１実施例においては、第
1PNPトランジスタ及び第1NPNトランジスタが、それぞれ
前記PNP入力トランジスタのPNP VBE電圧上昇と前記NPN
出力トランジスタのNPN VBE電圧降下を相殺するため
に、PNP VBE電圧降下及びNPN VBE電圧上昇を発生すべ
く、前記PNP入力トランジスタと前記NPN出力トランジス
タとの間に接続されている。第2PNPトランジスタと第2N
PNトランジスタは、それぞれ、前記PNP出力トランジス
タのPNP VBE電圧上昇と前記NPN入力トランジスタのNPN
VBE電圧下降とを相殺するために、PNP VBE電圧下降とNP
N VBE電圧上昇を発生すべく、前記NPN入力トランジスタ
と前記PNP出力トランジスタとの間に接続されている。
各実施例において、第１電流ミラー回路は、前記NPN
入力トランジスタのコレクタに接続された第１の電流出
力トランジスタ及び制御トランジスタを含んでおり、こ
れにより、前記入力信号の正に向かう遷移に応答して、
前記PNP入力トランジスタ及び前記NPN出力トランジスタ
のエミッタ−ベース接合を含む第１信号経路内の寄生容
量を充電する増加した電流を供給するようになってい
る。
入力トランジスタのコレクタに接続された第１の電流出
力トランジスタ及び制御トランジスタを含んでおり、こ
れにより、前記入力信号の正に向かう遷移に応答して、
前記PNP入力トランジスタ及び前記NPN出力トランジスタ
のエミッタ−ベース接合を含む第１信号経路内の寄生容
量を充電する増加した電流を供給するようになってい
る。
入力オフセット補償された実施例では、前記第１信号
経路はまた、第1NPNトランジスタ及び第1PNPトランジス
タを含んでいる。第２電流ミラー回路は、前記PNP入力
トランジスタのコレクタに接続された第２の電流出力ト
ランジスタと制御トランジスタとを含んでおり、これに
より前記NPN入力トランジスタ及び前記PNP出力トランジ
スタのエミッタ−ベース接合を含む第２信号経路内の寄
生容量を放電させるための増加した電流を供給するよう
になっている。入力オフセット補償された実施例では、
前記の第２信号経路は、第2PNPトランジスタと第2NPNト
ランジスタを含んでいる。第１バイアス電流源は、前記
入力信号から他の外部回路へのクロストークの結合を最
小にするために、前記第１制御トランジスタのコレクタ
とベースとに接続されて、これにバイアス電流を供給す
るようになっている。第２バイアス電流源は、同様に前
記第２制御トランジスタに接続されている。
経路はまた、第1NPNトランジスタ及び第1PNPトランジス
タを含んでいる。第２電流ミラー回路は、前記PNP入力
トランジスタのコレクタに接続された第２の電流出力ト
ランジスタと制御トランジスタとを含んでおり、これに
より前記NPN入力トランジスタ及び前記PNP出力トランジ
スタのエミッタ−ベース接合を含む第２信号経路内の寄
生容量を放電させるための増加した電流を供給するよう
になっている。入力オフセット補償された実施例では、
前記の第２信号経路は、第2PNPトランジスタと第2NPNト
ランジスタを含んでいる。第１バイアス電流源は、前記
入力信号から他の外部回路へのクロストークの結合を最
小にするために、前記第１制御トランジスタのコレクタ
とベースとに接続されて、これにバイアス電流を供給す
るようになっている。第２バイアス電流源は、同様に前
記第２制御トランジスタに接続されている。
実施例 第２図を参照すると、変形型ダイヤモンド・フォロワ
回路１は、入力電圧VINが印加される入力端子２を備え
ている。VINは、およそ１ナノ秒の高速の立上り時間と
立下り時間をもつパルス波形35とすることができる。こ
のVINは、導体２によりPNPトランジスタ３とNPNトラン
ジスタ４のベースに印加されるようになっている。トラ
ンジスタ３のエミッタは、導体５によって、PNP電流ミ
ラー出力トランジスタ24のコレクタと、PNPトランジス
タ７のエミッタとに接続されている。トランジスタ３の
コレクタは、導体６によりNPN電流ミラー制御トランジ
スタ30のベース及びコレクタと、電流ミラー出力トラン
ジスタ31のベースと、及びNPNトランジスタ33のベース
とに接続されている。トランジスタ30,31,及び33のエミ
ッタは、-VEEに接続されている。トランジスタ31のコレ
クタは、導体15により入力トランジスタ４のエミッタ
と、及びダイオード接続NPNトランジスタ16のエミッタ
とに接続されている。
回路１は、入力電圧VINが印加される入力端子２を備え
ている。VINは、およそ１ナノ秒の高速の立上り時間と
立下り時間をもつパルス波形35とすることができる。こ
のVINは、導体２によりPNPトランジスタ３とNPNトラン
ジスタ４のベースに印加されるようになっている。トラ
ンジスタ３のエミッタは、導体５によって、PNP電流ミ
ラー出力トランジスタ24のコレクタと、PNPトランジス
タ７のエミッタとに接続されている。トランジスタ３の
コレクタは、導体６によりNPN電流ミラー制御トランジ
スタ30のベース及びコレクタと、電流ミラー出力トラン
ジスタ31のベースと、及びNPNトランジスタ33のベース
とに接続されている。トランジスタ30,31,及び33のエミ
ッタは、-VEEに接続されている。トランジスタ31のコレ
クタは、導体15により入力トランジスタ４のエミッタ
と、及びダイオード接続NPNトランジスタ16のエミッタ
とに接続されている。
入力トランジスタ４のコレクタは、導体22により、PN
P電流ミラー制御トランジスタ23のベース及びコレクタ
と、トランジスタ24のベースと、そしてPNP電流ミラー
出力トランジスタ25のベースとに接続されている。トラ
ンジスタ23,24,25のエミッタは+VCCに接続されている。
定電流I1を発生する電流源26は、-VEEと導体44との間に
接続されている。定電流I2を発生する電流源32は、+VCC
と導体45との間に接続されている。
P電流ミラー制御トランジスタ23のベース及びコレクタ
と、トランジスタ24のベースと、そしてPNP電流ミラー
出力トランジスタ25のベースとに接続されている。トラ
ンジスタ23,24,25のエミッタは+VCCに接続されている。
定電流I1を発生する電流源26は、-VEEと導体44との間に
接続されている。定電流I2を発生する電流源32は、+VCC
と導体45との間に接続されている。
電流ミラー出力トランジスタ25のコレクタは、導体10
により、NPNトランジスタ９のベース及びコレクタと、
そして出力NPNトランジスタ11のベースとに接続されて
いる。トランジスタ９のエミッタは、導体８により、ト
ランジスタ16のベース及びコレクタと、PNPトランジス
タ17のエミッタとに接続されている。PNPトランジスタ1
7のベースとコレクタとは、導体18により、電流ミラー
出力トランジスタ33のコレクタと、PNP出力トランジス
タ19のベースとに接続されている。出力トランジスタ11
のコレクタは+VCCに接続されており、出力トランジスタ
19のコレクタは-VEEに接続されている。
により、NPNトランジスタ９のベース及びコレクタと、
そして出力NPNトランジスタ11のベースとに接続されて
いる。トランジスタ９のエミッタは、導体８により、ト
ランジスタ16のベース及びコレクタと、PNPトランジス
タ17のエミッタとに接続されている。PNPトランジスタ1
7のベースとコレクタとは、導体18により、電流ミラー
出力トランジスタ33のコレクタと、PNP出力トランジス
タ19のベースとに接続されている。出力トランジスタ11
のコレクタは+VCCに接続されており、出力トランジスタ
19のコレクタは-VEEに接続されている。
電流I3は、ベース電流が無視できるとすると、トラン
ジスタ３と30を流れる。I4はトランジスタ31のコレクタ
を流れる。I5は、ベース電流が無視できるとすると、ト
ランジスタ４と23のコレクタを流れる。I6は、トランジ
スタ16を通って流れる。I7は、トランジスタ17と33のコ
レクタを通って流れる。I8は、トランジスタ24のコレク
タを通って流れる。I9は、トランジスタ25と９のコレク
タを通って流れる。I10はトランジスタ７を通って流れ
るようになっている。
ジスタ３と30を流れる。I4はトランジスタ31のコレクタ
を流れる。I5は、ベース電流が無視できるとすると、ト
ランジスタ４と23のコレクタを流れる。I6は、トランジ
スタ16を通って流れる。I7は、トランジスタ17と33のコ
レクタを通って流れる。I8は、トランジスタ24のコレク
タを通って流れる。I9は、トランジスタ25と９のコレク
タを通って流れる。I10はトランジスタ７を通って流れ
るようになっている。
第２図の回路にとって最良の「チューニング」は、す
べての対応するトランジスタの幾何学的形状をマッチ又
はスケールすることによって、同様のトランジスタのV
BEが同一のコレクタ電流に関してマッチするようにした
時に、生ずる。例として、その静止電流の値を次の表に
示す。
べての対応するトランジスタの幾何学的形状をマッチ又
はスケールすることによって、同様のトランジスタのV
BEが同一のコレクタ電流に関してマッチするようにした
時に、生ずる。例として、その静止電流の値を次の表に
示す。
この時、もし速いVINパルス35が入力トランジスタ３
及び４のベースに印加されると、これは、トランジスタ
３をオフにしまたトランジスタ４をより強くオンにする
傾向となる。このとき、I8のトランジスタ３のエミッタ
に流れる部分は、ゼロまで減り、そしてI8のおよそ20ミ
リアンペア全部が、導体５を流れて寄生キャパシタC1を
充電しまたトランジスタ７のエミッタに流れていく。
及び４のベースに印加されると、これは、トランジスタ
３をオフにしまたトランジスタ４をより強くオンにする
傾向となる。このとき、I8のトランジスタ３のエミッタ
に流れる部分は、ゼロまで減り、そしてI8のおよそ20ミ
リアンペア全部が、導体５を流れて寄生キャパシタC1を
充電しまたトランジスタ７のエミッタに流れていく。
その間、I3は、ゼロ近くにまで減少し、これは、電流
ミラー21の電流I4をもゼロ近くまで減少させ、またI7も
ゼロ近くまで減少させる。
ミラー21の電流I4をもゼロ近くまで減少させ、またI7も
ゼロ近くまで減少させる。
より強くオンにされているトランジスタ４は、I4がゼ
ロまで降下したため、I5を急に増加させ、そして、この
増加したI5は、導体15を流れて、寄生キャパシタC2を充
電しまたI6を減少させる。
ロまで降下したため、I5を急に増加させ、そして、この
増加したI5は、導体15を流れて、寄生キャパシタC2を充
電しまたI6を減少させる。
その結果、導体８の電圧は非常に急速に立上る。電流
ミラー制御トランジスタ23で発生される（I5の値の増加
による）その電流の増加に応答してトランジスタ24と25
が発生する電流I8とI9の増加によりそれぞれ、寄生キャ
パシタC1及びC3を充電する速度が増加する。I7の値の減
少は、I8とI10の値の増加と共に、寄生キャパシタC4を
急速に充電させ、これにより導体18の電圧の急速な立上
りが促進される。その結果として、とても速い立上り時
間が、導体12のVOUT電圧波形36においてつくられる。
ミラー制御トランジスタ23で発生される（I5の値の増加
による）その電流の増加に応答してトランジスタ24と25
が発生する電流I8とI9の増加によりそれぞれ、寄生キャ
パシタC1及びC3を充電する速度が増加する。I7の値の減
少は、I8とI10の値の増加と共に、寄生キャパシタC4を
急速に充電させ、これにより導体18の電圧の急速な立上
りが促進される。その結果として、とても速い立上り時
間が、導体12のVOUT電圧波形36においてつくられる。
同様に、VINパルス35の立下り縁が生じたとき、これ
は、NPNトランジスタ４をオフにしまたPNPトランジスタ
３をより強くオンにする傾向となる。その結果、電流ミ
ラー制御トランジスタ30内を流れるI3が増加し、そして
これにより、電流ミラー出力トランジスタI4とI7も増加
する。これには、I5と電流ミラー制御トランジスタ23内
を流れる電流との両方の減少が伴い、この結果、I8とI9
も減少する。その増加した電流I4は、そのほとんど全部
が寄生キャパシタC2を放電するのに利用可能となる。I7
のその増加した値は、急速に寄生キャパシタC4を放電さ
せる。I10は減少している。I6は増加しており、これ
は、トランジスタ９と16を通る電流を増やし、寄生キャ
パシタC3を放電させる。I6とI7のその増加した値は、ト
ランジスタ７を流れる電流を増加させて、寄生キャパシ
タC1とC3の急速な放電を助ける。その結果、導体10と18
の電圧は急速に立下り、導体10のVOUT波形の後縁は急激
に立下ることになる。
は、NPNトランジスタ４をオフにしまたPNPトランジスタ
３をより強くオンにする傾向となる。その結果、電流ミ
ラー制御トランジスタ30内を流れるI3が増加し、そして
これにより、電流ミラー出力トランジスタI4とI7も増加
する。これには、I5と電流ミラー制御トランジスタ23内
を流れる電流との両方の減少が伴い、この結果、I8とI9
も減少する。その増加した電流I4は、そのほとんど全部
が寄生キャパシタC2を放電するのに利用可能となる。I7
のその増加した値は、急速に寄生キャパシタC4を放電さ
せる。I10は減少している。I6は増加しており、これ
は、トランジスタ９と16を通る電流を増やし、寄生キャ
パシタC3を放電させる。I6とI7のその増加した値は、ト
ランジスタ７を流れる電流を増加させて、寄生キャパシ
タC1とC3の急速な放電を助ける。その結果、導体10と18
の電圧は急速に立下り、導体10のVOUT波形の後縁は急激
に立下ることになる。
従って、第２図の回路は、高帯域幅、高スリューレー
ト、及び正確な入力オフセット電圧補償を含む一連の長
所を提供するものである。その正確なオフセット電圧補
償が生ずるのは、トランジスタ3,7,9及び11のエミッタ
−ベース接合を通るVINからVOUTまでの信号経路が、上
向きと下向きの各PNP VBEシフト（正味オフセットをゼ
ロにする）と、上向きと下向きの各NPN VBEシフトとの
両方を含んでいるからである。同様に、トランジスタ4,
16,17,19のエミッタ−ベース接合を通るVINからVOUTま
での信号経路は、トランジスタ４による下向きNPN VBE
シフトと、これとマッチするトランジスタ16による上向
きのNPN VBEシフトと、そしてトランジスタ19による上
向きのPNP VBEシフトにより正確に相殺されるトランジ
スタ17による下向きのPNP VBEシフトと、を含んでお
り、ゼロの正味オフセットをもたらすようになってい
る。電流ミラー20と21は、入力トランジスタ３及び４の
コレクタの電流に応答して、上記寄生容量に増加した充
電電流を供給するようになっており、その結果、ダイヤ
モンド・フォロワ回路の帯域幅、スリューレートを向上
させるようにする。
ト、及び正確な入力オフセット電圧補償を含む一連の長
所を提供するものである。その正確なオフセット電圧補
償が生ずるのは、トランジスタ3,7,9及び11のエミッタ
−ベース接合を通るVINからVOUTまでの信号経路が、上
向きと下向きの各PNP VBEシフト（正味オフセットをゼ
ロにする）と、上向きと下向きの各NPN VBEシフトとの
両方を含んでいるからである。同様に、トランジスタ4,
16,17,19のエミッタ−ベース接合を通るVINからVOUTま
での信号経路は、トランジスタ４による下向きNPN VBE
シフトと、これとマッチするトランジスタ16による上向
きのNPN VBEシフトと、そしてトランジスタ19による上
向きのPNP VBEシフトにより正確に相殺されるトランジ
スタ17による下向きのPNP VBEシフトと、を含んでお
り、ゼロの正味オフセットをもたらすようになってい
る。電流ミラー20と21は、入力トランジスタ３及び４の
コレクタの電流に応答して、上記寄生容量に増加した充
電電流を供給するようになっており、その結果、ダイヤ
モンド・フォロワ回路の帯域幅、スリューレートを向上
させるようにする。
第2A図に示す変形型ダイヤモンド・フォロワ回路は、
第２図の電流ミラー20,21を含んでいるが、第２図の上
記信号経路に示したようなトランジスタ7,9,16及び17の
接続は除いてある。その代わり、導体５はトランジスタ
11のベースに接続され、導体15はトランジスタ19のベー
スに接続されており、そして、トランジスタ7,16,25及
び33は削除されている。電流ミラーの動作は、第２図に
関連して上述したのと同一であり、高スリューレート、
高帯域幅の利点が達成されるようになっている。この回
路は、入力オフセット電圧を必要としない応用に適した
ものとなる。
第２図の電流ミラー20,21を含んでいるが、第２図の上
記信号経路に示したようなトランジスタ7,9,16及び17の
接続は除いてある。その代わり、導体５はトランジスタ
11のベースに接続され、導体15はトランジスタ19のベー
スに接続されており、そして、トランジスタ7,16,25及
び33は削除されている。電流ミラーの動作は、第２図に
関連して上述したのと同一であり、高スリューレート、
高帯域幅の利点が達成されるようになっている。この回
路は、入力オフセット電圧を必要としない応用に適した
ものとなる。
尚、電流源26と32は、普通はコレクタ−ベース寄生容
量をもつ電流ミラー出力トランジスタを用いて実現され
ている点、及びVINパルス35の上昇及び下降縁の遷移の
少量だけが、そのようなコレクタ−ベース寄生容量を介
して電流ミラー・バイアス電圧導体44と45に結合される
点は、理解されるべきである。その結果、極めてわずか
のクロストークしか、VINに応答して、電流源26と32及
びそれらの外部バイアス回路に導入されない。これは、
他の電流源出力トランジスタ（これもまたその同一のバ
イアス回路でバイアスされるようにすることができる）
によるそのようなクロストークの増幅を回避させる（そ
れにもかかわらず、第２図の回路は、もし電流源26が+V
CCと導体５との間に接続され、また電流源32が-VEEと導
体15との間に接続されていれば、適切に機能することに
なる。）。上記の電流源26と32を使うバイアス技法もま
た、寄生容量C1とC2の不均衡を増大させないしまたその
一因ともならない、という長所をもっており、従って、
第2,2A,3,4図の回路のスリューレートの減少並びに不均
衡を回避する助けとなる。
量をもつ電流ミラー出力トランジスタを用いて実現され
ている点、及びVINパルス35の上昇及び下降縁の遷移の
少量だけが、そのようなコレクタ−ベース寄生容量を介
して電流ミラー・バイアス電圧導体44と45に結合される
点は、理解されるべきである。その結果、極めてわずか
のクロストークしか、VINに応答して、電流源26と32及
びそれらの外部バイアス回路に導入されない。これは、
他の電流源出力トランジスタ（これもまたその同一のバ
イアス回路でバイアスされるようにすることができる）
によるそのようなクロストークの増幅を回避させる（そ
れにもかかわらず、第２図の回路は、もし電流源26が+V
CCと導体５との間に接続され、また電流源32が-VEEと導
体15との間に接続されていれば、適切に機能することに
なる。）。上記の電流源26と32を使うバイアス技法もま
た、寄生容量C1とC2の不均衡を増大させないしまたその
一因ともならない、という長所をもっており、従って、
第2,2A,3,4図の回路のスリューレートの減少並びに不均
衡を回避する助けとなる。
第２図の回路のシミュレートした性能は、第５図の波
形に示してあり、VOUT波形36の速い立上り縁及び立下り
縁が、とても正確にVIN波形35の立上り縁及び立下り縁
に追従しているのが判る。
形に示してあり、VOUT波形36の速い立上り縁及び立下り
縁が、とても正確にVIN波形35の立上り縁及び立下り縁
に追従しているのが判る。
第３図は、第１図の従来の回路ととてもよく似た本発
明の別の実施例を示しており、異なっているのは、電流
源24Aと31Aがそれぞれ電流ミラー回路20と21で置き換え
られている点である。あるいはこの代わりとして、電流
源26と32は、それぞれ導体５と15に接続するようにでき
るが、バイアスのクロストークが結果として増加するこ
とになる。第３図の回路では、電流ミラー20及び21は、
第２図と本質的に同じ方法で、VINパルスの正に向かう
遷移及び負に向かう遷移に応答して、入力トランジスタ
３及び４と共に機能するようになっており、その結果、
VINパルス35の正に向かう縁に応答して寄生容量C1及びC
2を充電するのに利用可能な電流量は、第１図の回路の
量よりもずっと増加している。VINパルス35の負に向か
う縁に応答して寄生容量C1及びC2を放電させるのに利用
可能な電流量もまた、大いに増えている。従って、第３
図の回路のスリューレートと帯域幅とは、第１図のもの
よりもずっと向上しており、同時に本質的にゼロの入力
オフセット電圧という同じ利点も達成するものである。
明の別の実施例を示しており、異なっているのは、電流
源24Aと31Aがそれぞれ電流ミラー回路20と21で置き換え
られている点である。あるいはこの代わりとして、電流
源26と32は、それぞれ導体５と15に接続するようにでき
るが、バイアスのクロストークが結果として増加するこ
とになる。第３図の回路では、電流ミラー20及び21は、
第２図と本質的に同じ方法で、VINパルスの正に向かう
遷移及び負に向かう遷移に応答して、入力トランジスタ
３及び４と共に機能するようになっており、その結果、
VINパルス35の正に向かう縁に応答して寄生容量C1及びC
2を充電するのに利用可能な電流量は、第１図の回路の
量よりもずっと増加している。VINパルス35の負に向か
う縁に応答して寄生容量C1及びC2を放電させるのに利用
可能な電流量もまた、大いに増えている。従って、第３
図の回路のスリューレートと帯域幅とは、第１図のもの
よりもずっと向上しており、同時に本質的にゼロの入力
オフセット電圧という同じ利点も達成するものである。
第４図を参照すると、この変形型ダイヤモンド・フォ
ロワ回路は、第３図の回路とほぼ同一であるが、異なっ
ているのは、トランジスタ７のコレクタが、電流ミラー
出力トランジスタ24のコレクタではなく、+VCCに接続さ
れており、そしてそのベースが、導体５により電流ミラ
ー出力トランジスタ24のコレクタとダイオード接続トラ
ンジスタ９のエミッタにのみ接続されている点である。
トランジスタ16は、そのコレクタが-VEEにだけ接続され
ており、そしてそのベースが導体15によって電流ミラー
出力トランジスタ31のコレクタとダイオード接続トラン
ジスタ17のエミッタのみに接続されている。この構造上
の違いにより、トランジスタ７と16は、実用的な全周波
数において低出力インピーダンスをもつ高入力インピー
ダンス・バッファとして機能するようになっている。そ
の結果入力トランジスタ３及び４がVIN入力パルスの急
速な前縁遷移及び後縁遷移の間、急速にオンまたはオフ
される時に、トランジスタ７及び16は、一連のダイオー
ド接続トランジスタ9,41,42及び17を通るフィードバッ
クに大変すばやく反応する。
ロワ回路は、第３図の回路とほぼ同一であるが、異なっ
ているのは、トランジスタ７のコレクタが、電流ミラー
出力トランジスタ24のコレクタではなく、+VCCに接続さ
れており、そしてそのベースが、導体５により電流ミラ
ー出力トランジスタ24のコレクタとダイオード接続トラ
ンジスタ９のエミッタにのみ接続されている点である。
トランジスタ16は、そのコレクタが-VEEにだけ接続され
ており、そしてそのベースが導体15によって電流ミラー
出力トランジスタ31のコレクタとダイオード接続トラン
ジスタ17のエミッタのみに接続されている。この構造上
の違いにより、トランジスタ７と16は、実用的な全周波
数において低出力インピーダンスをもつ高入力インピー
ダンス・バッファとして機能するようになっている。そ
の結果入力トランジスタ３及び４がVIN入力パルスの急
速な前縁遷移及び後縁遷移の間、急速にオンまたはオフ
される時に、トランジスタ７及び16は、一連のダイオー
ド接続トランジスタ9,41,42及び17を通るフィードバッ
クに大変すばやく反応する。
第３図の回路において、入力トランジスタ３のエミッ
タに供給する電流の高周波変動は、寄生容量C1によって
供給されるものである（回路節点５及び10に関係した寄
生容量はすべて、便宜上『ひとまとめ』に寄生容量C1と
してある）。同様に入力トランジスタ４のエミッタに供
給される電流の高周波変動は、寄生容量C2によって供給
されるものである（回路節点15及び18に関係した寄生容
量はすべて、寄生容量C2に『ひとまとめ』にしてあ
る）。この『電荷制御式』構造は、電流ミラー20及び21
の上述の性能にかかわらず、回路のスリューレート及び
帯域幅を制限する傾向があり、また、正に向かう信号に
対するスリューレートと負に向かう信号に対するスリュ
ーレートとの間の差が、寄生容量C1とC2の不均衡の関数
となるようにしてしまい、これは望ましくない。
タに供給する電流の高周波変動は、寄生容量C1によって
供給されるものである（回路節点５及び10に関係した寄
生容量はすべて、便宜上『ひとまとめ』に寄生容量C1と
してある）。同様に入力トランジスタ４のエミッタに供
給される電流の高周波変動は、寄生容量C2によって供給
されるものである（回路節点15及び18に関係した寄生容
量はすべて、寄生容量C2に『ひとまとめ』にしてあ
る）。この『電荷制御式』構造は、電流ミラー20及び21
の上述の性能にかかわらず、回路のスリューレート及び
帯域幅を制限する傾向があり、また、正に向かう信号に
対するスリューレートと負に向かう信号に対するスリュ
ーレートとの間の差が、寄生容量C1とC2の不均衡の関数
となるようにしてしまい、これは望ましくない。
これと対照的に、第４図の回路は、『電圧制御式』構
造を提供しており、これにおいて、エミッタ・フェロワ
・トランジスタ７が、入力トランジスタ３のエミッタ電
流に高周波変動を供給し、またエミッタ・フォロワ・ト
ランジスタ16が、入力トランジスタ４のエミッタ電流に
高周波変動を供給するようになっている。これは、第３
図のものより第４図の回路のスリューレートと帯域幅を
かなり向上させ、また寄生容量C1とC2の不均衡が、高周
波の正に向かう信号変化と負に向かう信号変化とに対す
るスリューレートに不均衡を生じるのを防ぐようにす
る。
造を提供しており、これにおいて、エミッタ・フェロワ
・トランジスタ７が、入力トランジスタ３のエミッタ電
流に高周波変動を供給し、またエミッタ・フォロワ・ト
ランジスタ16が、入力トランジスタ４のエミッタ電流に
高周波変動を供給するようになっている。これは、第３
図のものより第４図の回路のスリューレートと帯域幅を
かなり向上させ、また寄生容量C1とC2の不均衡が、高周
波の正に向かう信号変化と負に向かう信号変化とに対す
るスリューレートに不均衡を生じるのを防ぐようにす
る。
従って、本発明の上述の実施例は、最も近い従来のダ
イヤモンド・フォロワ型のユニティー・ゲイン増幅器よ
りもはるかにスリューレートと帯域幅を増大させたとい
う利点をもっている。また同時に、サラーらの特許に開
示されている回路のとても低い入力オフセット電圧を提
供している。
イヤモンド・フォロワ型のユニティー・ゲイン増幅器よ
りもはるかにスリューレートと帯域幅を増大させたとい
う利点をもっている。また同時に、サラーらの特許に開
示されている回路のとても低い入力オフセット電圧を提
供している。
第１図は、従来技術のオフセット補償形ダイヤモンド・
フォロワ回路の回路図である。 第２図は、スリューレートと帯域幅を改善するための電
流ミラー・フィードバック付の本発明によるオフセット
補償形ダイヤモンド・フォロワ回路の回路図である。 第2A図は、スリューレートと帯域幅を改善するための電
流ミラー・フィードバック付の本発明による非補償形ダ
イヤモンド・フォロワ回路の回路図である。 第３図は、本発明による、もう１つのオフセット補償形
ダイヤモンド・フォロワ回路の回路図である。 第４図は、本発明による、別のオフセット補償形高スリ
ューレート増幅器の回路図である。 第５図は、第２図から第４図までの入力オフセット補償
形高スリューレート・ダイヤモンド・フォロワ増幅器の
長所を説明するのに役立つ図である。 （符号説明） 1:ダイヤモンド・フォロワ回路 2:入力端子 3:PNP入力トランジスタ 4:NPN入力トランジスタ 11:NPN出力トランジスタ 12:出力端子 19:PNP出力トランジスタ 20,21:電流ミラー 23,30:電流ミラー制御トランジスタ 24,25,31,33:電流ミラー出力トランジスタ C1,C2,C3,C4:寄生容量 35:VIN波形、36:VOUT波形
フォロワ回路の回路図である。 第２図は、スリューレートと帯域幅を改善するための電
流ミラー・フィードバック付の本発明によるオフセット
補償形ダイヤモンド・フォロワ回路の回路図である。 第2A図は、スリューレートと帯域幅を改善するための電
流ミラー・フィードバック付の本発明による非補償形ダ
イヤモンド・フォロワ回路の回路図である。 第３図は、本発明による、もう１つのオフセット補償形
ダイヤモンド・フォロワ回路の回路図である。 第４図は、本発明による、別のオフセット補償形高スリ
ューレート増幅器の回路図である。 第５図は、第２図から第４図までの入力オフセット補償
形高スリューレート・ダイヤモンド・フォロワ増幅器の
長所を説明するのに役立つ図である。 （符号説明） 1:ダイヤモンド・フォロワ回路 2:入力端子 3:PNP入力トランジスタ 4:NPN入力トランジスタ 11:NPN出力トランジスタ 12:出力端子 19:PNP出力トランジスタ 20,21:電流ミラー 23,30:電流ミラー制御トランジスタ 24,25,31,33:電流ミラー出力トランジスタ C1,C2,C3,C4:寄生容量 35:VIN波形、36:VOUT波形
Claims (5)
- 【請求項１】ユニティー・ゲイン増幅器であって、 ａ）エミッタと、ベースと、コレクタとを各々もつ、PN
P入力トランジスタ（３）と、NPN入力トランジスタ
（４）と、PNP出力トランジスタ（19）と、及びNPN出力
トランジスタ（11）であって、前記PNP入力トランジス
タと前記NPN入力トランジスタのベースは入力信号
（VIN）を受けるようになっており、前記NPN出力トラン
ジスタと前記PNP出力トランジスタは出力信号を発生す
るための出力導体（12）に結合されていること、 ｂ）前記PNP入力トランジスタのエミッタを前記NPN出力
トランジスタのベースに結合するための第１結合手段
（5,7,8,9,10of Fig.2;5,9of Fig.2A;7,5,9,10of Fig.
3;7,5,9,10of Fig.4）と、 ｃ）前記NPN入力トランジスタのエミッタを前記PNP出力
トランジスタのベースに結合するための第２結合手段
（15,16,8,17,18of Fig.2;15,16of Fig.2A;16,15,17,18
of Fig.3;16,15,17,18of Fig.4）と、 ｄ）前記NPN入力トランジスタのコレクタに結合された
第１制御トランジスタ（23）を含む第１電流ミラー手段
（20）であって、前記入力信号の正に向かう遷移に応答
して、前記第１結合手段に関係した第１寄生容量（C1）
に増加した電流を直接供給する、前記の第１電流ミラー
手段（20）と、 ｅ）前記PNP入力トランジスタのコレクタに結合された
第２制御トランジスタ（30）を含む第２電流ミラー手段
（21）であって、前記入力信号の負に向かう遷移に応答
して、前記第２結合手段に関係した第２寄生容量（C2）
から増加した電流を直接吸込む、前記の第２電流ミラー
手段（21）と、 ｆ）前記NPN出力トランジスタのベースと前記PNP出力ト
ランジスタのベースとの間に直列に結合された第１のダ
イオード（9of Figs.2,2A;41of Figs.3,4）及び第２の
ダイオード（17of Figs.2,2A;42of Figs.3,4）であっ
て、前記第１電流ミラー手段から流れる電流がまた前記
第１及び第２のダイオードを通して前記第２電流ミラー
手段へ流れて前記NPN出力トランジスタ及び前記PNP出力
トランジスタを両方ともオン状態にバイアスする、前記
の第１のダイオード及び第２のダイオードと、 から成っているユニティー・ゲイン増幅器。 - 【請求項２】請求項第１項記載の増幅器において、前記
第１結合手段が、前記PNP入力トランジスタのエミッタ
と前記NPN出力トランジスタのベースとの間の経路内にN
PN VBE電圧の上昇とPNP VBE電圧の下降とを生じさせる
ように接続された、第１の組のNPNトランジスタ及びPNP
トランジスタ（7,9of Figs.2,3,4）を含んでいる、ユニ
ティー・ゲイン増幅器。 - 【請求項３】請求項第２項記載の増幅器において、前記
第２結合手段が、前記NPN入力トランジスタのエミッタ
と前記PNP出力トランジスタのベースとの間の経路内にP
NP VBE電圧の下降とNPN VBE電圧の上昇とを生じさせる
ように接続された、第２の組のNPNトランジスタ及びPNP
トランジスタ（16,17of Figs.2,3,4）を含んでいる、ユ
ニティー・ゲイン増幅器。 - 【請求項４】請求項第３項記載の増幅器において、 前記第１組のNPNトランジスタ及びPNPトランジスタは、
第1NPNトランジスタ（7of Figs.3,4）と第1PNPトランジ
スタ（9of Figs.3,4）とを含んでおり、前記第２組のNP
Nトランジスタ及びPNPトランジスタは、第2PNPトランジ
スタ（16of Figs.3,4）と第2NPNトランジスタ（17of Fi
gs.3,4）とを含んでおり、 前記第1NPNトランジスタは、そのエミッタが前記PNP入
力トランジスタのエミッタに接続されており、そのベー
スが前記第1PNPトランジスタのエミッタに接続されてお
り、そして前記第1PNPトランジスタのコレクタとベース
とは、前記NPN出力トランジスタのベースに接続されて
おり、 前記第2PNPトランジスタのエミッタが前記NPN入力トラ
ンジスタのエミッタに接続されており、前記第2PNPトラ
ンジスタのベースが前記第2NPNトランジスタのエミッタ
に接続されており、前記第2NPNトランジスタのコレクタ
とベースとが前記PNP出力トランジスタのベースに接続
されている、 ユニティー・ゲイン増幅器。 - 【請求項５】請求項第４項記載の増幅器において、前記
第1NPNトランジスタ（7of Fig.4）のコレクタが第１基
準電圧導体（+VCC）に接続されており、前記第2PNPトラ
ンジスタ（16of Fig.4）のコレクタが第２基準電圧導体
（-VEE）に接続されており、また前記第1PNPトランジス
タ（9of Fig.4）のコレクタとベースとが第3NPNトラン
ジスタ（41of Fig.4）のコレクタとベースに接続されて
おり、該第3NPNトランジスタは第3PNPトランジスタ（42
of Fig.4）のエミッタに接続されたエミッタをもってお
り、該第3PNPトランジスタは前記第2NPNトランジスタ
（17of Fig.4）のコレクタとベースとに接続されたコレ
クタとベースとをもっている、ユニティー・ゲイン増幅
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/351,406 US5003269A (en) | 1989-05-12 | 1989-05-12 | Unity gain amplifier with high slew rate and high bandwidth |
| US351406 | 1989-05-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319412A JPH0319412A (ja) | 1991-01-28 |
| JPH0828625B2 true JPH0828625B2 (ja) | 1996-03-21 |
Family
ID=23380786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123992A Expired - Fee Related JPH0828625B2 (ja) | 1989-05-12 | 1990-05-14 | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5003269A (ja) |
| JP (1) | JPH0828625B2 (ja) |
| DE (1) | DE4015032A1 (ja) |
| FR (1) | FR2646973A1 (ja) |
| GB (1) | GB2232030B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170134A (en) * | 1991-06-12 | 1992-12-08 | Sgs-Thomson Microelectronics, Inc. | Fast buffer |
| US6160451A (en) * | 1999-04-16 | 2000-12-12 | That Corporation | Operational amplifier output stage |
| US6504419B1 (en) | 2001-03-28 | 2003-01-07 | Texas Instruments Incorporated | High-speed closed loop switch and method for video and communications signals |
| US8054876B2 (en) * | 2005-12-13 | 2011-11-08 | Infinera Corporation | Active delay line |
| US11188112B2 (en) * | 2020-03-27 | 2021-11-30 | Analog Devices, Inc. | Current mirror arrangements with adjustable offset buffers |
| CN115051702B (zh) * | 2022-08-16 | 2022-11-22 | 英彼森半导体(珠海)有限公司 | 一种宽摆幅低功耗的源级跟随器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836006A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 演算増幅器 |
| JPS6284608A (ja) * | 1985-07-18 | 1987-04-18 | カムリニ−ア・コ−ポレイシヨン | 単一利得緩衝増幅器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA965159A (en) * | 1970-06-30 | 1975-03-25 | Bendix Corporation (The) | Half-bridge audio amplifier |
| GB2043337B (en) * | 1978-12-06 | 1983-01-26 | Toko Inc | Semiconductor integrated circuit devices |
| JPS5646310A (en) * | 1979-09-21 | 1981-04-27 | Pioneer Electronic Corp | Amplifying circuit |
| US4629998A (en) * | 1980-10-23 | 1986-12-16 | Victor Company Of Japan, Limited | Variable gain equalizer with a mirror circuit having opposite phase relationship between input and output currents |
| JPS6054508A (ja) * | 1983-09-06 | 1985-03-29 | Pioneer Electronic Corp | エミッタホロワ型シングルエンデットプッシュプル回路 |
| US4502020A (en) * | 1983-10-26 | 1985-02-26 | Comlinear Corporation | Settling time reduction in wide-band direct-coupled transistor amplifiers |
| US4628279A (en) * | 1985-12-26 | 1986-12-09 | Comlinear Corporation | Wideband feedback amplifier |
| JP2508488B2 (ja) * | 1987-06-26 | 1996-06-19 | ソニー株式会社 | バッファ回路 |
| US4780689A (en) * | 1987-07-20 | 1988-10-25 | Comlinear Corporation | Amplifier input circuit |
| US4791383A (en) * | 1987-09-04 | 1988-12-13 | National Semiconductor Corporation | High speed current amplifier buffer circuit |
| US4827223A (en) * | 1988-03-21 | 1989-05-02 | Elantec | Buffer amplifier |
| US4833424A (en) * | 1988-04-04 | 1989-05-23 | Elantec | Linear amplifier with transient current boost |
| US4893091A (en) * | 1988-10-11 | 1990-01-09 | Burr-Brown Corporation | Complementary current mirror for correcting input offset voltage of diamond follower, especially as input stage for wide-band amplifier |
-
1989
- 1989-05-12 US US07/351,406 patent/US5003269A/en not_active Expired - Lifetime
-
1990
- 1990-04-27 GB GB9009477A patent/GB2232030B/en not_active Expired - Fee Related
- 1990-05-10 DE DE4015032A patent/DE4015032A1/de not_active Withdrawn
- 1990-05-11 FR FR9005914A patent/FR2646973A1/fr active Pending
- 1990-05-14 JP JP2123992A patent/JPH0828625B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836006A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 演算増幅器 |
| JPS6284608A (ja) * | 1985-07-18 | 1987-04-18 | カムリニ−ア・コ−ポレイシヨン | 単一利得緩衝増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2232030B (en) | 1994-06-08 |
| GB9009477D0 (en) | 1990-06-20 |
| GB2232030A (en) | 1990-11-28 |
| FR2646973A1 (fr) | 1990-11-16 |
| JPH0319412A (ja) | 1991-01-28 |
| US5003269A (en) | 1991-03-26 |
| DE4015032A1 (de) | 1990-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100269007B1 (ko) | 증폭회로 | |
| US4879524A (en) | Constant current drive circuit with reduced transient recovery time | |
| US6104244A (en) | Amplifier having a rail-to-rail output stage | |
| US5177451A (en) | Unity gain amplifier with high slew rate and high bandwidth | |
| US4626771A (en) | ECL slave reference generator | |
| JPH0828625B2 (ja) | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 | |
| EP0306134A1 (en) | Precision tracking current generator | |
| US5142245A (en) | Power amplifier for rectangular input signals | |
| JPS6027228A (ja) | 論理回路網 | |
| US6104232A (en) | DC output level compensation circuit | |
| US4584535A (en) | Stabilized current-source circuit | |
| US4500831A (en) | Current source | |
| JPH11346125A (ja) | Ｓｒｐｐ回路 | |
| US5262688A (en) | Operational amplifier circuit | |
| JPS6331214A (ja) | 可変遅延回路 | |
| US6593820B2 (en) | High frequency voltage controlled oscillator | |
| EP0055908B1 (en) | Bipolar logic circuit | |
| JP3980337B2 (ja) | トラックホールド回路 | |
| JPH0752836B2 (ja) | 負の内部接地電圧グリッチを補償する方法と回路 | |
| JP2500424B2 (ja) | 入力整数倍反転回路 | |
| JP3086613B2 (ja) | クランプ回路およびそれを用いた同期分離回路 | |
| EP0087602A2 (en) | Variable gain control circuit | |
| JP2002353754A (ja) | エミッタフォロワ回路 | |
| JP2844796B2 (ja) | 増幅回路 | |
| JPH0823784B2 (ja) | クランプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |