JPH0319412A - 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 - Google Patents
高スリューレート及び高帯域幅のユニティー・ゲイン増幅器Info
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- JPH0319412A JPH0319412A JP2123992A JP12399290A JPH0319412A JP H0319412 A JPH0319412 A JP H0319412A JP 2123992 A JP2123992 A JP 2123992A JP 12399290 A JP12399290 A JP 12399290A JP H0319412 A JPH0319412 A JP H0319412A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般にダイヤモンド◆フォロワと呼ばれる型
のユニティー・ゲイン増幅器に関し、更に詳しくいえば
、向上した入力オフセット電圧、高スリューレート、高
帯域帆の組み合わせを供する改良に関するものである。
のユニティー・ゲイン増幅器に関し、更に詳しくいえば
、向上した入力オフセット電圧、高スリューレート、高
帯域帆の組み合わせを供する改良に関するものである。
従来の技術
サラー（Ｓａ１１ｅｒ）外の米国特許４，６３９．６８
５（１９８７年１月２７０発行）は、基本的なダイヤモ
ンド・フォロワ回路の入力オフセット問題を克服するた
めに、？準型ダイヤモンド・フォロワの改良を開示して
おり、これはそのサラーらの特許の第１図に示されてい
る。
５（１９８７年１月２７０発行）は、基本的なダイヤモ
ンド・フォロワ回路の入力オフセット問題を克服するた
めに、？準型ダイヤモンド・フォロワの改良を開示して
おり、これはそのサラーらの特許の第１図に示されてい
る。
本特許出願の第１図には、そのサラーらの文献の第４図
の回路を示してある。この回路を開発したサラーらの貢
献は、入力オフセット電圧（ＶＩＮ− ＶＯＬＩＴ ）
がＰＮＰダイオード接続トランジスタとＮＰＮダイオー
ド接続トランジスタのＶＢＥ電圧と等しい２つの上向き
のレベルシフトを提供することにより、ゼロにすること
が可能である、ということを認識したことである。
の回路を示してある。この回路を開発したサラーらの貢
献は、入力オフセット電圧（ＶＩＮ− ＶＯＬＩＴ ）
がＰＮＰダイオード接続トランジスタとＮＰＮダイオー
ド接続トランジスタのＶＢＥ電圧と等しい２つの上向き
のレベルシフトを提供することにより、ゼロにすること
が可能である、ということを認識したことである。
解決しようとする課題
第１図の入力オフセット補償形回路の主な問題点は、入
力トランジスタ３がｖＩＮの急速な立上り遷移によりオ
フにスイッチされる時、定電流源２４Ａはかなりの寄生
容ｆｆｃ１及びＣ３を充電しなければならず、Ｖ。，■
の応答に相当な遅れをひきおこすので、そのスリューレ
ートがかなり悪くなる、ということである。同様に、も
し、入力トランジスタ４がｖＩＮの急速な立下り遷移に
よりオフにスイッチされる場合、定電流源３１Ａは、か
なりの寄生容量Ｃ２及びＣ４を放電させなければならず
、対応するＶ。，Ｔの負に立下る下向き遷移に相当の遅
れがおこる。第１−のＶＯＬＩＴ”線３６Ａの傾斜した
前縁及び後縁は、入力導体２に印加したＶＩＮパルス３
５に対し応答する際のその回路のスリューレートの悪さ
を示している（これに対し、第２図の波形３６の急勾配
の前縁及び後縁は対照的である。これは、本発明の改良
により達成された高スリューレート、高帯域幅を示して
いる。）。
力トランジスタ３がｖＩＮの急速な立上り遷移によりオ
フにスイッチされる時、定電流源２４Ａはかなりの寄生
容ｆｆｃ１及びＣ３を充電しなければならず、Ｖ。，■
の応答に相当な遅れをひきおこすので、そのスリューレ
ートがかなり悪くなる、ということである。同様に、も
し、入力トランジスタ４がｖＩＮの急速な立下り遷移に
よりオフにスイッチされる場合、定電流源３１Ａは、か
なりの寄生容量Ｃ２及びＣ４を放電させなければならず
、対応するＶ。，Ｔの負に立下る下向き遷移に相当の遅
れがおこる。第１−のＶＯＬＩＴ”線３６Ａの傾斜した
前縁及び後縁は、入力導体２に印加したＶＩＮパルス３
５に対し応答する際のその回路のスリューレートの悪さ
を示している（これに対し、第２図の波形３６の急勾配
の前縁及び後縁は対照的である。これは、本発明の改良
により達成された高スリューレート、高帯域幅を示して
いる。）。
従って、本発明の目的は、高スリューレート、高帯域幅
を有する改良したダイヤモンド・フォロワ型のユニティ
ー・ゲイン増幅器を提供することである。
を有する改良したダイヤモンド・フォロワ型のユニティ
ー・ゲイン増幅器を提供することである。
また、本発明の別の目的は、入力オフセット補償されま
た高スリューレート、高帯域幅を有する改良したユニテ
ィー・ゲイン地幅器凹路を提供することである。
た高スリューレート、高帯域幅を有する改良したユニテ
ィー・ゲイン地幅器凹路を提供することである。
課題を解決するための手段
１実施例に従って簡単に説明すると、本発明は、入力オ
フセット補償されたダイヤモンド・フォロワ型のユニテ
ィー・ゲイン・バッファを提供するものであり、また高
スリューレートを提供するものであり、この高スリュー
レートの提供は、入力トランジスタの１つのコレクタ電
流を制御電流入力として受ける第１及び第２の電流ミラ
ー回路を用い、制御された電流をそれに供給して寄生容
量を充電し、かつダイヤモンド・フォロヮ回路の出力ト
ランジスタに信号経路を与えることにより、行うように
なっている。記述する実施ト１１では、このユニティー
・ゲイン増幅器は、エミッタ、ペース、及びコレクタを
各々もつ、ＰＮＰ入力トランジスタと、ＮＰＮ入力トラ
ンジスタと、ＰＮＰ出力トランジスタと、及びＮＰＮ出
力トランジスタとを有するユニティー・ゲイン増幅器を
含んでいる。そのＰＮＰ入力トランジスタ及びＮＰＮ入
力トランジスタのベースは、入力信号を受けるようにな
っている。前記のＮＰＮ出力トランジスタ及びＰＮＰ出
力トランジスタは、出力信号を出すために、出力導体に
接続されている。本質的に入力オフセット電圧を除去す
る１実施例においては、ｆｆｉｌ ＰＮＰ トランジス
タ及び第１ Ｎ Ｐ Ｎ ｝−ランジスタが、それぞれ
前記Ｐ Ｎ Ｐ入力トランジスタのＰＮＰ ＶＩ３Ｅ
電圧上昇と前記ＮＰＮ出カトランジスタのＮ Ｐ Ｎ
Ｖ １３Ｅ電圧降下を相殺するために、ＰＮＰ Ｖ
Ｂ，電圧降下及びＮＰＮ ＶＢ，電圧上昇を発生すべ
く、前記ＰＮＰ入力トランジスタと前記ＮＰＮ出力トラ
ンジスタと前記接続されている。第２ＰＮＰトランジス
タと第２Ｎ．ＰＮトランジスタは、それぞれ、前記ＰＮ
Ｐ出力トランジスタのＰＮＰ Ｖ，，電圧ヒ昇と前記
ＮＰＮ入力トランジスタのＮ Ｐ Ｎ Ｖ ｎＥ′ｉ１
ｈ圧下降とを相殺するために、ＰＮＰ Ｖ８一圧下降
とＮＰＮ ＶＢ，電圧上昇を発生すべく、前記ＮＰＮ
入力トランジスタと前記ＰＮＰ出力トランジスタと前記
接続されている。
フセット補償されたダイヤモンド・フォロワ型のユニテ
ィー・ゲイン・バッファを提供するものであり、また高
スリューレートを提供するものであり、この高スリュー
レートの提供は、入力トランジスタの１つのコレクタ電
流を制御電流入力として受ける第１及び第２の電流ミラ
ー回路を用い、制御された電流をそれに供給して寄生容
量を充電し、かつダイヤモンド・フォロヮ回路の出力ト
ランジスタに信号経路を与えることにより、行うように
なっている。記述する実施ト１１では、このユニティー
・ゲイン増幅器は、エミッタ、ペース、及びコレクタを
各々もつ、ＰＮＰ入力トランジスタと、ＮＰＮ入力トラ
ンジスタと、ＰＮＰ出力トランジスタと、及びＮＰＮ出
力トランジスタとを有するユニティー・ゲイン増幅器を
含んでいる。そのＰＮＰ入力トランジスタ及びＮＰＮ入
力トランジスタのベースは、入力信号を受けるようにな
っている。前記のＮＰＮ出力トランジスタ及びＰＮＰ出
力トランジスタは、出力信号を出すために、出力導体に
接続されている。本質的に入力オフセット電圧を除去す
る１実施例においては、ｆｆｉｌ ＰＮＰ トランジス
タ及び第１ Ｎ Ｐ Ｎ ｝−ランジスタが、それぞれ
前記Ｐ Ｎ Ｐ入力トランジスタのＰＮＰ ＶＩ３Ｅ
電圧上昇と前記ＮＰＮ出カトランジスタのＮ Ｐ Ｎ
Ｖ １３Ｅ電圧降下を相殺するために、ＰＮＰ Ｖ
Ｂ，電圧降下及びＮＰＮ ＶＢ，電圧上昇を発生すべ
く、前記ＰＮＰ入力トランジスタと前記ＮＰＮ出力トラ
ンジスタと前記接続されている。第２ＰＮＰトランジス
タと第２Ｎ．ＰＮトランジスタは、それぞれ、前記ＰＮ
Ｐ出力トランジスタのＰＮＰ Ｖ，，電圧ヒ昇と前記
ＮＰＮ入力トランジスタのＮ Ｐ Ｎ Ｖ ｎＥ′ｉ１
ｈ圧下降とを相殺するために、ＰＮＰ Ｖ８一圧下降
とＮＰＮ ＶＢ，電圧上昇を発生すべく、前記ＮＰＮ
入力トランジスタと前記ＰＮＰ出力トランジスタと前記
接続されている。
各実施例において、第１電流ミラー回路は、前記ＮＰＮ
入力１・ランジスタのコレクタに接続された第１の電流
出力トランジスタ及び制御トランジスタを含んでおり、
これにより、前記入力信号の正に向かう遷移に応答して
、前記ＰＮＰ入力トランジスタ及び前記ＮＰＮ出力トラ
ンジスタのエミッターベース接合を含む第１信号経路内
の寄生容量を充電する増加した電流を供給するようにな
っている。
入力１・ランジスタのコレクタに接続された第１の電流
出力トランジスタ及び制御トランジスタを含んでおり、
これにより、前記入力信号の正に向かう遷移に応答して
、前記ＰＮＰ入力トランジスタ及び前記ＮＰＮ出力トラ
ンジスタのエミッターベース接合を含む第１信号経路内
の寄生容量を充電する増加した電流を供給するようにな
っている。
入力オフセット補償された実施例では、前記第１信号経
路はまた、第１ＮＰＮトランジスタ及び第１ＰＮＰトラ
ンジスタを含んでいる。第２電流ミラー回路は、前記Ｐ
ＮＰ入力トランジスタのコレクタに接続された第２の電
流出力トランジスタと制御トランジスタとを含んでおり
、これにより前記ＮＰＮ入力トランジスタ及び前記ＰＮ
Ｐ出力トランジスタのエミッターベース接合を含む第２
信号経路内の寄生容量を放電させるための増加した電流
を供給するようになっている。入力オフセット補償され
た実施例では、前記の第２信号経路は、第２ＰＮＰ ト
ランジスタと第２ＮＰＮトランジスタを含んでいる。第
１バイアス電流源は、前記入力信号から他の外部目路へ
のクロストークの結合を最小にするために、前記第１制
御トランジスタのコレクタとベースとに接続されて、こ
れにバイアス電流を供給するようになっている。第２バ
イアス電流源は、同様に前記第２制御トランジスタに接
続されている。
路はまた、第１ＮＰＮトランジスタ及び第１ＰＮＰトラ
ンジスタを含んでいる。第２電流ミラー回路は、前記Ｐ
ＮＰ入力トランジスタのコレクタに接続された第２の電
流出力トランジスタと制御トランジスタとを含んでおり
、これにより前記ＮＰＮ入力トランジスタ及び前記ＰＮ
Ｐ出力トランジスタのエミッターベース接合を含む第２
信号経路内の寄生容量を放電させるための増加した電流
を供給するようになっている。入力オフセット補償され
た実施例では、前記の第２信号経路は、第２ＰＮＰ ト
ランジスタと第２ＮＰＮトランジスタを含んでいる。第
１バイアス電流源は、前記入力信号から他の外部目路へ
のクロストークの結合を最小にするために、前記第１制
御トランジスタのコレクタとベースとに接続されて、こ
れにバイアス電流を供給するようになっている。第２バ
イアス電流源は、同様に前記第２制御トランジスタに接
続されている。
実施例
第２図を参照すると、変形型ダイヤモンド・フォロワ回
路１は、入力電圧ｖＩＮが印加される入力端子２を備え
ている。ＶＩＮは、およそ１ナノ秒の高速の立上り時間
と立下り時間をもつパルス波形３５とすることができる
。このＶＩＮは、導体２によりＰＮＰ トランジスタ３
とＮＰＮトランジスタ４のベースに印加されるようにな
っている。
路１は、入力電圧ｖＩＮが印加される入力端子２を備え
ている。ＶＩＮは、およそ１ナノ秒の高速の立上り時間
と立下り時間をもつパルス波形３５とすることができる
。このＶＩＮは、導体２によりＰＮＰ トランジスタ３
とＮＰＮトランジスタ４のベースに印加されるようにな
っている。
トランジスタ３のエミッタは、導体５によって、ＰＮＰ
電流ミラー出力トランジスタ２４のコレクタと、ＰＮＰ
トランジスタ７のエミッタとに接続されている。トラ
ンジスタ３のコレクタは、導体６によりＮＰＮ電流ミラ
ー制御トランジスタ３ｏのベース及びコレクタと、電流
ミラー出力トランジスタ３１のベースと、及びＮＰＮ
トランジスタ３３のベースとに接続されている。トラン
ジスタ３０， ３１，及び３３のエミッタは、−ＶＥＥ
に接続されている。
電流ミラー出力トランジスタ２４のコレクタと、ＰＮＰ
トランジスタ７のエミッタとに接続されている。トラ
ンジスタ３のコレクタは、導体６によりＮＰＮ電流ミラ
ー制御トランジスタ３ｏのベース及びコレクタと、電流
ミラー出力トランジスタ３１のベースと、及びＮＰＮ
トランジスタ３３のベースとに接続されている。トラン
ジスタ３０， ３１，及び３３のエミッタは、−ＶＥＥ
に接続されている。
トランジスタ３１のコレクタは、導体ｌ５により入力ト
ランジスタ４のエミッタと、及びダイオード接続ＮＰＮ
トランジスタｔ６のエミッタとに接続されている。
ランジスタ４のエミッタと、及びダイオード接続ＮＰＮ
トランジスタｔ６のエミッタとに接続されている。
入力トランジスタ４のコレクタは、導体２２により、Ｐ
ＮＰ電流ミラー制御トランジスタ２３のベース及びコレ
クタと、トランジスタ２４のベースと、そしてＰＮＰ電
流ミラー出力トランジスタ２５のベースとに接続されて
いる。トランジスタ２３， ２４．２５のエミッタは＋
Ｖｃｃに接続されている。定電流■ を発生する電流源
２６は、−Ｖ，Ｅと導体４４との１ 間に接続されている。定電流Ｉ２を発生する電流源３２
は、十Ｖｃｃと導体４５と前記接続されている。
ＮＰ電流ミラー制御トランジスタ２３のベース及びコレ
クタと、トランジスタ２４のベースと、そしてＰＮＰ電
流ミラー出力トランジスタ２５のベースとに接続されて
いる。トランジスタ２３， ２４．２５のエミッタは＋
Ｖｃｃに接続されている。定電流■ を発生する電流源
２６は、−Ｖ，Ｅと導体４４との１ 間に接続されている。定電流Ｉ２を発生する電流源３２
は、十Ｖｃｃと導体４５と前記接続されている。
電流ミラー出力トランジスタ２５のコレクタは、導体１
０により、ＮＰＮ トランジスタ９のベース及びコレク
タと、そして出力ＮＰＮトランジスター１のベースとに
接続されている。トランジスタ９のエミッタは、導体８
により、トランジスター６のベース及びコレクタと、Ｐ
ＮＰ トランジスター７のエミッタとに接続されている
。ＰＮＰ ｝−ランジスタ１７のベースとコレクタとは
、導体ｌ８により、電流ミラー出力トランジスタ３３の
コレクタと、ＰＮＰ出力トランジスタ１９のベースとに
接続されている。出力トランジスタＩ１のコレクタは＋
Ｖｃｃに接続されており、出力トランジスタ１９のコレ
クタはーＶＥＥに接続されている。
０により、ＮＰＮ トランジスタ９のベース及びコレク
タと、そして出力ＮＰＮトランジスター１のベースとに
接続されている。トランジスタ９のエミッタは、導体８
により、トランジスター６のベース及びコレクタと、Ｐ
ＮＰ トランジスター７のエミッタとに接続されている
。ＰＮＰ ｝−ランジスタ１７のベースとコレクタとは
、導体ｌ８により、電流ミラー出力トランジスタ３３の
コレクタと、ＰＮＰ出力トランジスタ１９のベースとに
接続されている。出力トランジスタＩ１のコレクタは＋
Ｖｃｃに接続されており、出力トランジスタ１９のコレ
クタはーＶＥＥに接続されている。
電流Ｉ３は、ベース電流が無視できるとすると、トラン
ジスタ３と３０を流れる。■４はトランジスタ３Ｌのコ
レクタを流れる。Ｉ５は、ベース電流が無視できるとす
ると、トランジスタ４と２３のコレクタを流れる。Ｉ６
は、トランジスタ１６を通って流れる。■７は、トラン
ジスタ１７と３３のコレクタを通って流れる。■８は、
トランジスタ２４のコレクタを通って流れる。■９は、
トランジスタ２５と９のコレクタを通って流れる。Ｉ１
０はトランジスタ７を通って流れるようになっている。
ジスタ３と３０を流れる。■４はトランジスタ３Ｌのコ
レクタを流れる。Ｉ５は、ベース電流が無視できるとす
ると、トランジスタ４と２３のコレクタを流れる。Ｉ６
は、トランジスタ１６を通って流れる。■７は、トラン
ジスタ１７と３３のコレクタを通って流れる。■８は、
トランジスタ２４のコレクタを通って流れる。■９は、
トランジスタ２５と９のコレクタを通って流れる。Ｉ１
０はトランジスタ７を通って流れるようになっている。
第２図の回路にとって最良の「チューニング」は、すべ
ての対応するトランジスタの幾何学的形状をマッチ又は
スケールすることによって、同様のトランジスタのＶＢ
Ｅが同一のコレクタ電流に関してマッチするようにした
時に、生ずる。例として、その静止電流の値を次の表に
示す。
ての対応するトランジスタの幾何学的形状をマッチ又は
スケールすることによって、同様のトランジスタのＶＢ
Ｅが同一のコレクタ電流に関してマッチするようにした
時に、生ずる。例として、その静止電流の値を次の表に
示す。
この時、もし速いＶＩＮバルス３５が入力トランジスタ
３及び４のベースに印加されると、これは、トランジス
タ３をオフにしまたトランジスタ４をより強くオンにす
る傾向となる。このとき、ｌ８のトランジスタ３のエミ
ッタに流れる部分は、ゼ口まで減り、モしてＩ８のおよ
そ２０ミリアンペア全部が、導体５を流れて寄生キャパ
シタＣＩを充電しまたトランジスタ７のエミッタに流れ
ていく。
３及び４のベースに印加されると、これは、トランジス
タ３をオフにしまたトランジスタ４をより強くオンにす
る傾向となる。このとき、ｌ８のトランジスタ３のエミ
ッタに流れる部分は、ゼ口まで減り、モしてＩ８のおよ
そ２０ミリアンペア全部が、導体５を流れて寄生キャパ
シタＣＩを充電しまたトランジスタ７のエミッタに流れ
ていく。
その間、Ｉ３は、ゼロ近くにまで減少し、これは、電流
ミラー２ｌの電流Ｉ４をもゼロ近くまで減少させ、また
Ｉ７もゼロ近くまで減少させる。
ミラー２ｌの電流Ｉ４をもゼロ近くまで減少させ、また
Ｉ７もゼロ近くまで減少させる。
より強くオンにされているトランジスタ４は、■ がゼ
ロまで降下したため、Ｉ５を急に増加さ４ せ、そして、この増加した■５は、導体Ｉ５を流れて、
寄生キャパシタＣ２を充ホしまたＩ６を減少させる。
ロまで降下したため、Ｉ５を急に増加さ４ せ、そして、この増加した■５は、導体Ｉ５を流れて、
寄生キャパシタＣ２を充ホしまたＩ６を減少させる。
その結果、導体８の電圧は非常に急速に立上る。電流ミ
ラー制御トランジスタ２３で発生される（■５の値の１
曽加による）その電流の増加に応答してトランジスタ２
４と２５が発生する電流Ｉ８と１９の増加によりそれぞ
れ、寄生キャパシタＣ】及びＣ３を充電する速度が増加
する。！７の値のケ≠１８の電圧の急速な立上りが促進
される。その結果として、とても速い立上り時間が、導
体１２のＶｏＵＴ電圧波形３６においてつくられる。
ラー制御トランジスタ２３で発生される（■５の値の１
曽加による）その電流の増加に応答してトランジスタ２
４と２５が発生する電流Ｉ８と１９の増加によりそれぞ
れ、寄生キャパシタＣ】及びＣ３を充電する速度が増加
する。！７の値のケ≠１８の電圧の急速な立上りが促進
される。その結果として、とても速い立上り時間が、導
体１２のＶｏＵＴ電圧波形３６においてつくられる。
同様に、ＶＩＮパルス３５の立下り縁が生じたとき、こ
れは、ＮＰＮトランジスタ４をオフにしまたＰＮＰトラ
ンジスタ３をより強くオンにする傾向となる。その粘果
、電流ミラー制御トランジスタ３０内を流れるＩ３が増
加し、そしてこれにより、電流ミラー出力トランジスタ
Ｉ４とＩ７も増加する。これには、Ｉ５と電流ミラー制
御トランジスタ２３内を流れる電流との両方の減少が伴
い、この結果、■ とＩ９も減少する。その増加した電
流８ Ｉ４は、そのほとんど全部が寄生キャノくシタＣ２を放
電するのに利用可能となる。■７のその増加した値は、
急速に寄生キャパシタＣ４を放電させる。■ は減少し
ている。■６は増加しており、１０ これは、トランジスタ９と１６を通る電流を増や腰寄生
キャパシタＣ３を放市させる。■６とＩ７のその増加し
た値は、トランジスタ７を流れる電流を増加させて、寄
生キャパシタＣ１とＣ３の急速な放電を助ける。その桔
果、導体１０と１８の電圧は急速に立下り、導体１０の
Ｖ。Ｕ１、波形の後縁は急激に立下ることになる。
れは、ＮＰＮトランジスタ４をオフにしまたＰＮＰトラ
ンジスタ３をより強くオンにする傾向となる。その粘果
、電流ミラー制御トランジスタ３０内を流れるＩ３が増
加し、そしてこれにより、電流ミラー出力トランジスタ
Ｉ４とＩ７も増加する。これには、Ｉ５と電流ミラー制
御トランジスタ２３内を流れる電流との両方の減少が伴
い、この結果、■ とＩ９も減少する。その増加した電
流８ Ｉ４は、そのほとんど全部が寄生キャノくシタＣ２を放
電するのに利用可能となる。■７のその増加した値は、
急速に寄生キャパシタＣ４を放電させる。■ は減少し
ている。■６は増加しており、１０ これは、トランジスタ９と１６を通る電流を増や腰寄生
キャパシタＣ３を放市させる。■６とＩ７のその増加し
た値は、トランジスタ７を流れる電流を増加させて、寄
生キャパシタＣ１とＣ３の急速な放電を助ける。その桔
果、導体１０と１８の電圧は急速に立下り、導体１０の
Ｖ。Ｕ１、波形の後縁は急激に立下ることになる。
従って、第２図の回路は、高帯域幅、高スリューレート
、及び正確な入力オフセ・ノト電圧補償を含む一連の長
所を提供するものである。その正確なオフセット電圧抽
償が生ずるのは、トランジスタ３，７．９及びｌ｛のエ
ミ・ンターベース接合を通るＶ からＶ。，Ｔまでの信
号経路が、上向きＩＮ と下向きの各ＰＮＰ ＶＢＥシフト（正味オフセ・ノト
をゼロにする）と、−Ｌ向きと下向きの各ＮＰＮＶＢＥ
シフトとの両方を含んでいるからである。同様に、トラ
ンジスタ４． １６． １７． １９のエミッタベース
接合を通るＶ からＶ。Ｉ．ＩＴまでの信号経路ＩＮ は、トランジスタ４による下向きＮＰＮＶＢＥシフトと
、これとマッチするトランジスタ１Ｇによる上向きのＮ
ＰＮ ＶＢＥシフトと、そしてトランジスタ１９による
上向きのＰＮＰ ＶＢビシフトにより正確に相殺される
トランジスタ１７による下向きのＰＮＰ ＶＢＥシフト
と、を含んでおり、ゼロの正味オフセットをもたらすよ
うになっている。電流ミラー２０と２工は、入力トラン
ジスタ３及び４のコレクタの電流に応答して、上記寄生
容員に増加した充電電流を供給するようになっており、
その結果、ダイヤモンド・フォロワ回路の帯域幅、スリ
ューレートを向上させるようにする。
、及び正確な入力オフセ・ノト電圧補償を含む一連の長
所を提供するものである。その正確なオフセット電圧抽
償が生ずるのは、トランジスタ３，７．９及びｌ｛のエ
ミ・ンターベース接合を通るＶ からＶ。，Ｔまでの信
号経路が、上向きＩＮ と下向きの各ＰＮＰ ＶＢＥシフト（正味オフセ・ノト
をゼロにする）と、−Ｌ向きと下向きの各ＮＰＮＶＢＥ
シフトとの両方を含んでいるからである。同様に、トラ
ンジスタ４． １６． １７． １９のエミッタベース
接合を通るＶ からＶ。Ｉ．ＩＴまでの信号経路ＩＮ は、トランジスタ４による下向きＮＰＮＶＢＥシフトと
、これとマッチするトランジスタ１Ｇによる上向きのＮ
ＰＮ ＶＢＥシフトと、そしてトランジスタ１９による
上向きのＰＮＰ ＶＢビシフトにより正確に相殺される
トランジスタ１７による下向きのＰＮＰ ＶＢＥシフト
と、を含んでおり、ゼロの正味オフセットをもたらすよ
うになっている。電流ミラー２０と２工は、入力トラン
ジスタ３及び４のコレクタの電流に応答して、上記寄生
容員に増加した充電電流を供給するようになっており、
その結果、ダイヤモンド・フォロワ回路の帯域幅、スリ
ューレートを向上させるようにする。
第２Ａ図に示す変形型ダイヤモンド・フオロワ回路は、
第２図の電流ミラー２０． ２１を含んでいるが、第２
図の上記信号経路に示したようなトランジスタ７．９．
１６及び｛７の接続は除いてある。その代わり、導体５
はトランジスタｔ１のベースに接続され、導体１５はト
ランジスタ１、のベースに接続されており、そして、ト
ランジスタ７． １６． ２５及び３３は削除されてい
る。電流ミラーの動作は、第２図に関連して上述したの
と同一であり、高スリューレート、高帯域福の利点が達
成されるようになっている。この−１路は、入力オフセ
ッ１・電圧を必要としない応用に適したものとなる。
第２図の電流ミラー２０． ２１を含んでいるが、第２
図の上記信号経路に示したようなトランジスタ７．９．
１６及び｛７の接続は除いてある。その代わり、導体５
はトランジスタｔ１のベースに接続され、導体１５はト
ランジスタ１、のベースに接続されており、そして、ト
ランジスタ７． １６． ２５及び３３は削除されてい
る。電流ミラーの動作は、第２図に関連して上述したの
と同一であり、高スリューレート、高帯域福の利点が達
成されるようになっている。この−１路は、入力オフセ
ッ１・電圧を必要としない応用に適したものとなる。
尚、電流源２６と３２は、普通はコレクターベース寄生
容漬をもつ電流ミラー出力トランジスタを用いて実現さ
れている点、及びＶＩＮバルス３５の上昇及び下降縁の
遷移の少量だけが、そのようなコレクターベース寄生容
竜を介して電流ミラー・バイアス電圧導体４４と４５に
結合される点は、理解されるべきである。その結果、杯
めてわずかのクロストークしか、ＶＩＮに応答して、電
流源２６と３７及びそれらの外部バイアス回路に導入さ
れない。これは、他の電流源出力トランジスタ（これも
またその増幅を回避させる（それにもかかわらず、第２
？の回路は、もし電流源２６が＋Ｖ。０と導体５と前記
接続され、また電流ｒＸ３２が−ＶＥＥと導体１５と前
記接続されていれば、適切に機能することになる。）。
容漬をもつ電流ミラー出力トランジスタを用いて実現さ
れている点、及びＶＩＮバルス３５の上昇及び下降縁の
遷移の少量だけが、そのようなコレクターベース寄生容
竜を介して電流ミラー・バイアス電圧導体４４と４５に
結合される点は、理解されるべきである。その結果、杯
めてわずかのクロストークしか、ＶＩＮに応答して、電
流源２６と３７及びそれらの外部バイアス回路に導入さ
れない。これは、他の電流源出力トランジスタ（これも
またその増幅を回避させる（それにもかかわらず、第２
？の回路は、もし電流源２６が＋Ｖ。０と導体５と前記
接続され、また電流ｒＸ３２が−ＶＥＥと導体１５と前
記接続されていれば、適切に機能することになる。）。
−Ｌ記の電流＃．２６と３２を使うバイアス技法もまた
、寄生容ｆｆｌｃ１とＣ２の不均衡を増大させないしま
たその一因ともならない、という長所をもっており、従
って、第２．２Ａ，３．４図の回路のスリューレートの
減少・１ｋびに不均衡を回避する助けとなる。
、寄生容ｆｆｌｃ１とＣ２の不均衡を増大させないしま
たその一因ともならない、という長所をもっており、従
って、第２．２Ａ，３．４図の回路のスリューレートの
減少・１ｋびに不均衡を回避する助けとなる。
第２図の回路のシミュレートした性能は、第５図の波形
に示してあり、■ｏｖ■波形３６の速い立上り縁及び立
下り縁が、とても正確にＶＩＮ波形３５の立上り縁及び
立下り縁に追従しているのが判る。
に示してあり、■ｏｖ■波形３６の速い立上り縁及び立
下り縁が、とても正確にＶＩＮ波形３５の立上り縁及び
立下り縁に追従しているのが判る。
第３図は、第１図の従来の一路ととてもよく似た本発明
の別の実施例を示しており、異なっているのは、電流源
２４Ａと３１Ａがそれぞれ電流ミラー回路２０と２１で
置き換えられている点である。あるいはこの代わりとし
て、電流源２６と３２は、それぞれ導体５と１５に接続
するようにできるが、バイアスのクロストークが桔果と
して増加することになる。第３図の回路では、電流ミラ
ー２０及び２１は、第２図と本質的に同じ方法で、ＶＩ
Ｎパルスの正に向かう遷移及び負に向かう遷移に応答し
て、入力トランジスタ３及び４とＪ（に機能するように
なっており、その結果、ｖＩＮバルス３５の正に向かう
縁に応答して寄生容ｆｆｌｃ１及びＣ２を充電するのに
利用可能な電流量は、第１図の回路の員よりもずっと増
加している。ＶＩＮパルス３５の工１に向かう縁に応答
して寄生容量Ｃ１及びＣ２を放電させるのに利用可能な
電流量もまた、大いに増えている。
の別の実施例を示しており、異なっているのは、電流源
２４Ａと３１Ａがそれぞれ電流ミラー回路２０と２１で
置き換えられている点である。あるいはこの代わりとし
て、電流源２６と３２は、それぞれ導体５と１５に接続
するようにできるが、バイアスのクロストークが桔果と
して増加することになる。第３図の回路では、電流ミラ
ー２０及び２１は、第２図と本質的に同じ方法で、ＶＩ
Ｎパルスの正に向かう遷移及び負に向かう遷移に応答し
て、入力トランジスタ３及び４とＪ（に機能するように
なっており、その結果、ｖＩＮバルス３５の正に向かう
縁に応答して寄生容ｆｆｌｃ１及びＣ２を充電するのに
利用可能な電流量は、第１図の回路の員よりもずっと増
加している。ＶＩＮパルス３５の工１に向かう縁に応答
して寄生容量Ｃ１及びＣ２を放電させるのに利用可能な
電流量もまた、大いに増えている。
従って、第３図の回路のスリューレートと帯域幅とは、
第１図のものよりもずっと向上しており、同時に本質的
にゼロの入力オフセット電圧という同じ利点も達成する
ものである。
第１図のものよりもずっと向上しており、同時に本質的
にゼロの入力オフセット電圧という同じ利点も達成する
ものである。
第４図を参照すると、この変形型ダイヤモンド・フォロ
ワ回路は、第３図の目路とほぼ同一であるが、異なって
いるのは、トランジスタ７のコレクタが、電流ミラー出
力トランジスタ２４のコレクタではなく、十Ｖ ｃｃに
接続されており、そしてそのベースが、導体５により電
流ミラー出力トランジスタ２４のコレクタとダイオード
接続トランジスタ９のエミッタにのみ接続されている点
である。トランジスタｌ６は、そのコレクタが−ＶＥＥ
にだけ接続されており、そしてそのベースが導体工５に
よって電流ミラー出力！・ランジスタ３１のコレクタと
ダイオード接続１・ランジスタ１７のエミッタのみに接
続されている。この構造］二の違いにより、１・ランジ
スタ７と１６は、実川的な全周波数において低出力イン
ピーダンスをもつ高入力インピーダンス・バッファとし
て機能するようになっている。その桔果入ツノトランジ
スタ３及び４がＶＩＮ入力パルスの急速な前縁遷移及び
後縁遷移の間、急速にオンまたはオフされる時に、トラ
ンジスタ７及び１６は、一連のダイオード接続トランジ
スタ９，４１． ４２及び１７を通るフィードバックに
大変すばやく反応する。
ワ回路は、第３図の目路とほぼ同一であるが、異なって
いるのは、トランジスタ７のコレクタが、電流ミラー出
力トランジスタ２４のコレクタではなく、十Ｖ ｃｃに
接続されており、そしてそのベースが、導体５により電
流ミラー出力トランジスタ２４のコレクタとダイオード
接続トランジスタ９のエミッタにのみ接続されている点
である。トランジスタｌ６は、そのコレクタが−ＶＥＥ
にだけ接続されており、そしてそのベースが導体工５に
よって電流ミラー出力！・ランジスタ３１のコレクタと
ダイオード接続１・ランジスタ１７のエミッタのみに接
続されている。この構造］二の違いにより、１・ランジ
スタ７と１６は、実川的な全周波数において低出力イン
ピーダンスをもつ高入力インピーダンス・バッファとし
て機能するようになっている。その桔果入ツノトランジ
スタ３及び４がＶＩＮ入力パルスの急速な前縁遷移及び
後縁遷移の間、急速にオンまたはオフされる時に、トラ
ンジスタ７及び１６は、一連のダイオード接続トランジ
スタ９，４１． ４２及び１７を通るフィードバックに
大変すばやく反応する。
第３図の回路において、入力トランジスタ３のエミッタ
に供給する電流の高周波変動は、寄生容ｆｆｌｃ１によ
って供給されるものである（回路節点５及び１０に関係
した寄生容聞はすべて、便宜上『ひとまとめ』に寄生容
ｆｆｌｃ１としてある）。同様に入力トランジスタ４の
エミッタに供給される電流の高周波変動は、寄生容ｆｆ
ｌｃ２によって供給されるものである（回路節点ｌ５及
びｌ８に関係した寄生容積はすべて、寄生容ｆｆｌｃ２
に『ひとまとめ」にしてある）。この『電荷制御式』構
造は、電流ミラー２０及び２１の上述の性能にかかわら
ず、回路のスリューレート及び帯域幅を制眼する傾向が
あり、また、正に向かう信号に対するスリューレートと
負に向かう信号に対するスリューレートとの間の差が、
寄生容員Ｃ１とＣ２の不均衡の関数となるようにしてし
まい、これは望ましくない。
に供給する電流の高周波変動は、寄生容ｆｆｌｃ１によ
って供給されるものである（回路節点５及び１０に関係
した寄生容聞はすべて、便宜上『ひとまとめ』に寄生容
ｆｆｌｃ１としてある）。同様に入力トランジスタ４の
エミッタに供給される電流の高周波変動は、寄生容ｆｆ
ｌｃ２によって供給されるものである（回路節点ｌ５及
びｌ８に関係した寄生容積はすべて、寄生容ｆｆｌｃ２
に『ひとまとめ」にしてある）。この『電荷制御式』構
造は、電流ミラー２０及び２１の上述の性能にかかわら
ず、回路のスリューレート及び帯域幅を制眼する傾向が
あり、また、正に向かう信号に対するスリューレートと
負に向かう信号に対するスリューレートとの間の差が、
寄生容員Ｃ１とＣ２の不均衡の関数となるようにしてし
まい、これは望ましくない。
これと対照的に、第４図の回路は、『電圧制御式』構造
を提供しており、これにおいて、エミッタ●フエロワ・
トランジスタ７が、入力トランジスタ３のエミッタ電流
に高周波変動を供給し、またエミッタ・フすロワ・トラ
ンジスタ１６が、入力トランジスタ４のエミッタ電流に
高周波変動を供給するようになっている。これは、第３
図のものより第４図の回路のスリューレートと帯域幅を
かなり向上させ、また寄生容量Ｃ１とＣ２の不均衡が、
高周波の正に向かう信Ｘコ゛変化と負に向かう信号変化
とに対するスリューレートに不均衡を生じるのを防ぐよ
うにする。
を提供しており、これにおいて、エミッタ●フエロワ・
トランジスタ７が、入力トランジスタ３のエミッタ電流
に高周波変動を供給し、またエミッタ・フすロワ・トラ
ンジスタ１６が、入力トランジスタ４のエミッタ電流に
高周波変動を供給するようになっている。これは、第３
図のものより第４図の回路のスリューレートと帯域幅を
かなり向上させ、また寄生容量Ｃ１とＣ２の不均衡が、
高周波の正に向かう信Ｘコ゛変化と負に向かう信号変化
とに対するスリューレートに不均衡を生じるのを防ぐよ
うにする。
従って、本発明の上述の実施例は、段も近い従来のダイ
ヤモンド・フォロワ型のユニティー・ゲイン増幅器より
もはるかにスリューレートと帯域幅を増大させたという
利点をもっている。また同時に、サラーらの特許に開示
されている回路のとても低い入力オフセット電汗を提供
している。
ヤモンド・フォロワ型のユニティー・ゲイン増幅器より
もはるかにスリューレートと帯域幅を増大させたという
利点をもっている。また同時に、サラーらの特許に開示
されている回路のとても低い入力オフセット電汗を提供
している。
４． 〔園面の簡単な説ｎＪ１ ］
第１図は、従来技術のオフセット補償形ダイヤモンド・
フォロワ回路の回路図である。
フォロワ回路の回路図である。
第２図は、スリューレートと帯域幅を改善するための電
流ミラー・フィードバック付の本発明によるオフセット
補償形ダイヤモンド・フォロワ回路の回路図である。
流ミラー・フィードバック付の本発明によるオフセット
補償形ダイヤモンド・フォロワ回路の回路図である。
第２Ａ図は、スリューレ−１・と帯域幅を改善するため
の電ｆＥ ミラー・フィードバック付の本発明による非
補償形ダイヤモンド・フォロワ凹路の回路閃である。
の電ｆＥ ミラー・フィードバック付の本発明による非
補償形ダイヤモンド・フォロワ凹路の回路閃である。
第３図は、本発明による、もう１つのオフセット補償形
ダイヤモンドφフすロワ回路の回路図である。
ダイヤモンドφフすロワ回路の回路図である。
第４図は、本発明による、別のオフセット補償形高スリ
ューレート増幅２｝；の回路図である。
ューレート増幅２｝；の回路図である。
第５図は、第２図から第４図までの入力オフセット補償
形畠スリューレー１・・ダイヤモンド・フォロワ増幅器
の長所を説明するのに役立つ図である。
形畠スリューレー１・・ダイヤモンド・フォロワ増幅器
の長所を説明するのに役立つ図である。
（符号説明）
１：ダイヤモンド・フォロワ一路
２：入力端子
３ ： ＰＮＰ入力トランジスタ
４：ＮＰＮ入力トランジスタ
１１：ＮＰＮ出力トランジスタ
１２：出力端子
１９：ＰＮＰ出力トランジスタ
２０，２１：電流ミラー
２３，３０：電流ミラー制御トランジスタ２４， ２５
， ３１， ３３：：七流ミラー出力１・ランジスタＣ
ｌ，Ｃ２，Ｃ３，Ｃ４：寄生容量
， ３１， ３３：：七流ミラー出力１・ランジスタＣ
ｌ，Ｃ２，Ｃ３，Ｃ４：寄生容量
Claims (1)
- 【特許請求の範囲】 １、ユニティー・ゲイン増幅器であって、 （ａ）エミッタと、ベースと、コレクタとを各々もつ、
ＰＮＰ入力トランジスタと、ＮＰＮ入力トランジスタと
、ＰＮＰ出力トランジスタと、及びＮＰＮ出力トランジ
スタであって、前記ＰＮＰ入力トランジスタと前記ＮＰ
Ｎ入力トランジスタのベースは入力信号を受けるように
なっており、前記ＮＰＮ出力トランジスタと前記ＰＮＰ
出力トランジスタは出力信号を発生するための出力導体
に接続されていること、 （ｂ）前記ＰＮＰ入力トランジスタのエミッタを前記Ｎ
ＰＮ出力トランジスタのベースに結合するための第１結
合手段と、 （ｃ）前記ＮＰＮ入力トランジスタのエミッタを前記Ｐ
ＮＰ出力トランジスタのベースに結合するための第２結
合手段と、 （ｄ）前記ＮＰＮ入力トランジスタのコレクタに接続さ
れた第１制御トランジスタを含む第１電流ミラー手段で
あって、前記入力信号の正に向かう遷移に応答して、第
１信号経路において前記第１結合手段の寄生容量を充電
するために増加した電流を供給する、前記の第１電流ミ
ラー手段と、 （ｅ）前記ＰＮＰ入力トランジスタのコレクタに接続さ
れた第２制御トランジスタを含む第２電流ミラー手段で
あって、前記入力信号の負に向かう遷移に応答して、前
記第２結合手段の寄生容量を放電させるための増加した
電流を供給する、前記の第２電流ミラー手段と、から成
っているユニティー・ゲイン増幅器。 ２、請求項第１項記載の増幅器において、前記第１結合
手段が、前記ＰＮＰ入力トランジスタのエミッタと前記
ＮＰＮ出力トランジスタのベースとの間の経路内にＮＰ
ＮＶ＿Ｂ＿Ｅ電圧の上昇とＰＮＰＶ＿Ｂ＿Ｅ電圧の下降
とを生じさせるように接続された、第１ＮＰＮトランジ
スタと第１ＰＮＰトランジスタとを含んでいる、ユニテ
ィー・ゲイン増幅器。３、請求項第２項記載の増幅器に
おいて、前記第２結合手段が、前記ＮＰＮ入力トランジ
スタのエミッタと前記ＰＮＰ出力トランジスタのベース
との間の経路内にＰＮＰＶ＿Ｂ＿Ｅ電圧の下降とＮＰＮ
Ｖ＿Ｂ＿Ｅ電圧の上昇とを生じさせるように接続された
、第２ＰＮＰトランジスタと第２ＮＰＮトランジスタと
を含んでいる、ユニティー・ゲイン増幅器。４、請求項
第３項記載の増幅器において、前記第１ＮＰＮトランジ
スタは、そのエミッタが前記ＰＮＰ入力トランジスタの
エミッタに接続されており、そのベースが前記第１ＰＮ
Ｐトランジスタのエミッタに接続されており、そして前
記第１ＰＮＰトランジスタのコレクタとベースとは、前
記ＮＰＮ出力トランジスタのベースに接続されており、
また前記第２ＰＮＰトランジスタのエミッタが前記ＮＰ
Ｎ入力トランジスタのエミッタに接続されており、また
前記第２ＰＮＰトランジスタのベースが前記第２ＮＰＮ
トランジスタのエミッタに接続されており、前記第２Ｎ
ＰＮトランジスタのコレクタとベースとが前記ＰＮＰ出
力トランジスタのベースに接続されている、ユニティー
・ゲイン増幅器。 ５、請求項第４項記載の増幅器において、前記第１ＮＰ
Ｎトランジスタのコレクタが第１基準電圧導体（＋Ｖ＿
Ｃ＿Ｃ）に接続されており、前記第２ＰＮＰトランジス
タのコレクタが第２基準電圧導体（−Ｖ＿Ｅ＿Ｅ）に接
続されており、また前記第１ＰＮＰトランジスタのコレ
クタとベースとが第３ＮＰＮトランジスタのコレクタと
ベースに接続されており、該第３ＮＰＮトランジスタは
第３ＰＮＰトランジスタのエミッタに接続されたエミッ
タをもっており、該第３ＰＮＰトランジスタは前記第２
ＮＰＮトランジスタのコレクタとベースとに接続された
コレクタとベースとをもっている、ユニティー・ゲイン
増幅器。 ６、ＰＮＰ入力トランジスタと、ＮＰＮ入力トランジス
タと、ＰＮＰ出力トランジスタと、及びＮＰＮ出力トラ
ンジスタと、前記ＰＮＰ入力トランジスタのエミッタを
前記ＰＮＰ出力トランジスタのベースに結合するための
第１結合手段と、及び前記ＮＰＮ入力トランジスタのエ
ミッタを前記ＰＮＰ出力トランジスタのベースに結合す
るための第２結合手段と、を含んだユニティー・ゲイン
増幅器、のスリューレート及び帯域幅を向上させる方法
であって、 （ａ）入力信号の急速立上り遷移を前記のＰＮＰとＮＰ
Ｎの入力トランジスタのベースに印加し、前記ＰＮＰ入
力トランジスタのＶ＿Ｂ＿Ｅ電圧を減少させかつそのコ
レクタ電流を減少させ、かつこれと同時に前記ＮＰＮ入
力トランジスタのＶ＿Ｂ＿Ｅ電圧を増加させかつそのコ
レクタ電流を増加させる段階と、 （ｂ）前記ＮＰＮ入力トランジスタの前記コレクタ電流
を第１電流ミラー内の制御トランジスタに流し、それに
よって前記第１電流ミラーの出力電流を増加させる段階
と、 （ｃ）前記第１電流ミラーの前記出力電流を前記第１結
合手段に供給して前記第１結合手段の寄生容量を急速に
充電し、それによって前記入力信号の前記急速立上り遷
移に応答して出力信号の急速立上り遷移を発生する段階
と、 から成る方法。 ７、請求項第６項記載の方法において、 （ｄ）前記入力信号の急速立下り遷移を前記のＰＮＰ及
びＮＰＮの入力トランジスタのベースに印加し、それに
よって前記ＰＮＰ入力トランジスタのＶ＿Ｂ＿Ｅ電圧を
増加させかつそのコレクタ電流を増加させ、かつ前記Ｎ
ＰＮ入力トランジスタのＶ＿Ｂ＿Ｅ電圧を減少させかつ
そのコレクタ電流を減少させる段階と、 （ｅ）前記ＰＮＰ入力トランジスタの前記コレクタ電流
を第２電流ミラーの制御トランジスタに流し、それによ
ってその出力電流を増加させる段階と、 （ｆ）前記第２電流ミラーの前記出力電流により前記第
２結合手段に関係した寄生容量を放電させ、それによつ
て前記入力信号の前記急速立下り遷移に応答して前記出
力信号の急速立下り遷移を発生させる段階と、 を含んでいる、方法。 ８、請求項第６項記載の方法において、前記第１電流ミ
ラーの前記制御トランジスタ内の第１バイアス電流の確
立を、第１定電流源を前記第１電流ミラーの前記制御ト
ランジスタに接続し、かつ前記第１バイアス電流を前記
第１電流源に流すことにより行い、また前記第２電流ミ
ラーの前記制御トランジスタ内を流れる第２バイアス電
流の確立を、第２定電流源を前記第２電流ミラーの前記
制御トランジスタに接続し、かつ前記第２バイアス電流
を前記第２電流ミラーの前記制御トランジスタに流すこ
とにより行う、方法。 ９、請求項第８項記載の方法において、前記ユニティー
・ゲイン回路の入力オフセット電圧の補償は、前記ＰＮ
Ｐ入力トランジスタのエミッタと前記ＮＰＮ出力トラン
ジスタのベースとの間に、第１ＮＰＮトランジスタ及び
第１ＰＮＰトランジスタを接続して、前記ＰＮＰ入力ト
ランジスタのエミッタと前記ＮＰＮ出力トランジスタの
ベースとの間にＮＰＮＶ＿Ｂ＿Ｅ電圧の上昇とＰＮＰＶ
＿Ｂ＿Ｅ電圧の下降とを生じさせ、かつ前記ＮＰＮ入力
トランジスタのエミッタと前記ＰＮＰ出力トランジスタ
のベースとの間に、第２ＰＮＰトランジスタ及び第２Ｎ
ＰＮトランジスタを接続して、前記ＮＰＮ入力トランジ
スタのエミッタと前記ＰＮＰ出力トランジスタのベース
との間にＰＮＰＶ＿Ｂ＿Ｅ電圧の下降とＮＰＮＶ＿Ｂ＿
Ｅ電圧の上昇とを生じさせることにより、行うようにな
った、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US351406 | 1989-05-12 | ||
| US07/351,406 US5003269A (en) | 1989-05-12 | 1989-05-12 | Unity gain amplifier with high slew rate and high bandwidth |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319412A true JPH0319412A (ja) | 1991-01-28 |
| JPH0828625B2 JPH0828625B2 (ja) | 1996-03-21 |
Family
ID=23380786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123992A Expired - Fee Related JPH0828625B2 (ja) | 1989-05-12 | 1990-05-14 | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5003269A (ja) |
| JP (1) | JPH0828625B2 (ja) |
| DE (1) | DE4015032A1 (ja) |
| FR (1) | FR2646973A1 (ja) |
| GB (1) | GB2232030B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542700A (ja) * | 1999-04-16 | 2002-12-10 | ザット コーポレーション | 改良型演算増幅器出力段 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6504419B1 (en) | 2001-03-28 | 2003-01-07 | Texas Instruments Incorporated | High-speed closed loop switch and method for video and communications signals |
| US8054876B2 (en) * | 2005-12-13 | 2011-11-08 | Infinera Corporation | Active delay line |
| US11188112B2 (en) * | 2020-03-27 | 2021-11-30 | Analog Devices, Inc. | Current mirror arrangements with adjustable offset buffers |
| CN115051702B (zh) * | 2022-08-16 | 2022-11-22 | 英彼森半导体(珠海)有限公司 | 一种宽摆幅低功耗的源级跟随器 |
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