JP2500424B2 - 入力整数倍反転回路 - Google Patents
入力整数倍反転回路Info
- Publication number
- JP2500424B2 JP2500424B2 JP6229193A JP6229193A JP2500424B2 JP 2500424 B2 JP2500424 B2 JP 2500424B2 JP 6229193 A JP6229193 A JP 6229193A JP 6229193 A JP6229193 A JP 6229193A JP 2500424 B2 JP2500424 B2 JP 2500424B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input signal
- emitter
- transistor
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【０００１】
【産業上の利用分野】本発明は入力信号整数倍反転回路
に関し、特に所定電圧の直流バイアス電圧を有する入力
信号から、一定直流電圧（以後、反転中心電圧と記す）
を仮想対称軸とする入力信号とは位相が反転する出力信
号を得るための入力信号整数倍反転回路に関する。
に関し、特に所定電圧の直流バイアス電圧を有する入力
信号から、一定直流電圧（以後、反転中心電圧と記す）
を仮想対称軸とする入力信号とは位相が反転する出力信
号を得るための入力信号整数倍反転回路に関する。
【０００２】
【従来の技術】この種の入力信号整数倍反転回路は、例
えば、フルカラー液晶ディスプレイ装置において、液晶
の帯電防止のために液晶に印加する電圧を反転する用途
などに用いられるものであって、図６（ａ）に示すよう
に、入力信号を増巾し電圧が反転中心電圧ＶＲＥＦを仮
想的な対称軸として対称な波形を持つ出力信号ＶＯＵＴ
を出力する回路である。入力信号ＶＩＮの動作周波数
は、上記の目的に用いられる場合は、例えば数十ＭＨＺ
から百ＭＨＺ程度であるが、液晶ディスプレイ装置の大
型化に伴なってさらに高周波化への要求が強い。
えば、フルカラー液晶ディスプレイ装置において、液晶
の帯電防止のために液晶に印加する電圧を反転する用途
などに用いられるものであって、図６（ａ）に示すよう
に、入力信号を増巾し電圧が反転中心電圧ＶＲＥＦを仮
想的な対称軸として対称な波形を持つ出力信号ＶＯＵＴ
を出力する回路である。入力信号ＶＩＮの動作周波数
は、上記の目的に用いられる場合は、例えば数十ＭＨＺ
から百ＭＨＺ程度であるが、液晶ディスプレイ装置の大
型化に伴なってさらに高周波化への要求が強い。
【０００３】従来、このような入力信号整数倍反転回路
としては、図６（ｂ）に示すような負帰還を掛けた演算
増巾器が用いられている。すなわち、図６（ｂ）を参照
すると、従来の入力信号整数倍反転回路は、演算増巾器
６３の非反転入力端に外部から直流の反転中心電圧ＶＲ
ＥＦを入力し、反転入力端には入力端子６１から抵抗６
４を介して入力信号ＶＩＮを入れ、抵抗６５を出力端と
反転入力端との間に接続して負帰還を掛ける構成となっ
ている。出力信号ＶＯＵＴは演算増巾器６３の出力端に
接続された出力端子６６から取り出される。
としては、図６（ｂ）に示すような負帰還を掛けた演算
増巾器が用いられている。すなわち、図６（ｂ）を参照
すると、従来の入力信号整数倍反転回路は、演算増巾器
６３の非反転入力端に外部から直流の反転中心電圧ＶＲ
ＥＦを入力し、反転入力端には入力端子６１から抵抗６
４を介して入力信号ＶＩＮを入れ、抵抗６５を出力端と
反転入力端との間に接続して負帰還を掛ける構成となっ
ている。出力信号ＶＯＵＴは演算増巾器６３の出力端に
接続された出力端子６６から取り出される。
【０００４】この演算増巾器６３のより詳細な具体例を
示す図７を参照すると出力信号ＶＯＵＴはトランジスタ
Ｑ７６のエミッタを演算増巾器７０の出力端７６に接続
し出力端子６６から取り出される。
示す図７を参照すると出力信号ＶＯＵＴはトランジスタ
Ｑ７６のエミッタを演算増巾器７０の出力端７６に接続
し出力端子６６から取り出される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の入力信号整数倍反転回路では、帰還抵抗６５の寄
生容量により出力信号ＶＯＵＴの位相が大きく変化して
しまい常に十分な位相余裕を確保することが困難である
ことから、正帰還が生じ発振を起してしまうことがあ
る。そこで通常は、位相補償用の容量を用いて位相余裕
を確保し発振を防止することが行われる。
従来の入力信号整数倍反転回路では、帰還抵抗６５の寄
生容量により出力信号ＶＯＵＴの位相が大きく変化して
しまい常に十分な位相余裕を確保することが困難である
ことから、正帰還が生じ発振を起してしまうことがあ
る。そこで通常は、位相補償用の容量を用いて位相余裕
を確保し発振を防止することが行われる。
【０００６】すなわち位相補償用の容量Ｃ１をトランジ
スタＱ７２のコレクタ・ベース間に設ける（図７参
照）。
スタＱ７２のコレクタ・ベース間に設ける（図７参
照）。
【０００７】しかし、このような位相補償用の容量Ｃ１
を有する演算増巾器７０を含む入力信号整数倍反転回路
は、この容量Ｃ１により演算増巾器７０の応答が遅れ、
速い入力信号信号に追随できない問題点があった。
を有する演算増巾器７０を含む入力信号整数倍反転回路
は、この容量Ｃ１により演算増巾器７０の応答が遅れ、
速い入力信号信号に追随できない問題点があった。
【０００８】したがって、本発明の目的は、演算増巾器
を用いた従来の入力信号整数倍反転回路における帰還ル
ープに付随する上記の問題を解決し、帰還によることな
く、高速な入力信号整数倍反転回路を提供することにあ
る。
を用いた従来の入力信号整数倍反転回路における帰還ル
ープに付随する上記の問題を解決し、帰還によることな
く、高速な入力信号整数倍反転回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の入力信号整数倍
反転回路は、一定の直流電圧以下または以上の入力信号
を受けて、前記入力信号を増巾し一定の直流電圧を対称
軸として前記入力信号の位相を反転する波形の出力信号
を出力する入力信号整数倍反転回路において、前記入力
信号をベースに受けそのベース・エミッタ間が順方向電
圧になるようエミッタの電位を設定しこのエミッタと第
２の電源端子間に所望の電圧を生じさせこの所望の電圧
のｎ倍（ｎは整数）の電圧と直列にダイオード接続する
（ｎ−１）個のバイポーラトランジスタのそれぞれの順
方向電圧の電圧との和の増巾電圧をそのコレクタと第１
の電源端子間に出力する第１のバイポーラトランジスタ
と、前記入力信号をベースに受けてそのベース・エミッ
タ間が順方向電圧になるようエミッタの電位を設定し前
記エミッタと前記第２の電源端子間に前記所望の電圧と
同一の電圧を生じそのコレクタに前記第１のバイポーラ
トランジスタと同一値のコレクタ電流を流す第２のバイ
ポーラトランジスタと、前記増巾電圧をベースに受けエ
ミッタフオロア手段としてエミッタから出力端子を介し
て前記出力信号を出力しエミッタ電流を前記第２のバイ
ポーラトランジスタのコレクタ電流として前記第１のバ
イポーラトランジスタのベース電流を補償する第３のバ
イポーラトランジスタと、外部から与えられる直流電圧
から前記対称軸となる前記一定の直流電圧の（ｎ＋１）
倍の直流電圧を発生して前記第１および前記第２の電源
端子間に出力する（ｎ＋１）倍電圧発生回路とを有する
構成である。
反転回路は、一定の直流電圧以下または以上の入力信号
を受けて、前記入力信号を増巾し一定の直流電圧を対称
軸として前記入力信号の位相を反転する波形の出力信号
を出力する入力信号整数倍反転回路において、前記入力
信号をベースに受けそのベース・エミッタ間が順方向電
圧になるようエミッタの電位を設定しこのエミッタと第
２の電源端子間に所望の電圧を生じさせこの所望の電圧
のｎ倍（ｎは整数）の電圧と直列にダイオード接続する
（ｎ−１）個のバイポーラトランジスタのそれぞれの順
方向電圧の電圧との和の増巾電圧をそのコレクタと第１
の電源端子間に出力する第１のバイポーラトランジスタ
と、前記入力信号をベースに受けてそのベース・エミッ
タ間が順方向電圧になるようエミッタの電位を設定し前
記エミッタと前記第２の電源端子間に前記所望の電圧と
同一の電圧を生じそのコレクタに前記第１のバイポーラ
トランジスタと同一値のコレクタ電流を流す第２のバイ
ポーラトランジスタと、前記増巾電圧をベースに受けエ
ミッタフオロア手段としてエミッタから出力端子を介し
て前記出力信号を出力しエミッタ電流を前記第２のバイ
ポーラトランジスタのコレクタ電流として前記第１のバ
イポーラトランジスタのベース電流を補償する第３のバ
イポーラトランジスタと、外部から与えられる直流電圧
から前記対称軸となる前記一定の直流電圧の（ｎ＋１）
倍の直流電圧を発生して前記第１および前記第２の電源
端子間に出力する（ｎ＋１）倍電圧発生回路とを有する
構成である。
【００１０】
【実施例】次に、本発明の第１の実施例の入力信号整数
倍反転回路の回路図を示す図１を参照すると、本発明の
第１の実施例の入力信号整数倍反転回路１０は、ｎ＝３
の場合に相当し、入力端子３に外部から入力された入力
信号ＶＩＮが供給され、この信号ＶＩＮをｎｐｎ型バイ
ポーラトランジスタＱ１のベース電極に入力する。トラ
ンジスタＱ１のエミッタ電極と接地電位ＧＮＤを供給す
る電源端子２との間に抵抗Ｒ１を接続し、電源端子１と
トランジスタＱ１のコレクタ電極との間には抵抗Ｒ１の
抵抗値Ｒの３倍の抵抗値である抵抗Ｒ３ならびにそのベ
ース電極とコレクタ電極を接続してダイオード接続した
トランジスタＱ４およびＱ５を直列接続する。上記ｎｐ
ｎ型バイポーラトランジスタＱ１のベース電極には、入
力信号ＶＩＮが入力されているので、トランジスタＱ１
のエミッタ電流ＩＥ１が流れそのエミッタ電流の値はト
ランジスタＱ１のベース・エミッタ順方向電圧ＶＦの値
をＶｆとすると（ＶＩＮ−Ｖｆ）／Ｒ１となる。
倍反転回路の回路図を示す図１を参照すると、本発明の
第１の実施例の入力信号整数倍反転回路１０は、ｎ＝３
の場合に相当し、入力端子３に外部から入力された入力
信号ＶＩＮが供給され、この信号ＶＩＮをｎｐｎ型バイ
ポーラトランジスタＱ１のベース電極に入力する。トラ
ンジスタＱ１のエミッタ電極と接地電位ＧＮＤを供給す
る電源端子２との間に抵抗Ｒ１を接続し、電源端子１と
トランジスタＱ１のコレクタ電極との間には抵抗Ｒ１の
抵抗値Ｒの３倍の抵抗値である抵抗Ｒ３ならびにそのベ
ース電極とコレクタ電極を接続してダイオード接続した
トランジスタＱ４およびＱ５を直列接続する。上記ｎｐ
ｎ型バイポーラトランジスタＱ１のベース電極には、入
力信号ＶＩＮが入力されているので、トランジスタＱ１
のエミッタ電流ＩＥ１が流れそのエミッタ電流の値はト
ランジスタＱ１のベース・エミッタ順方向電圧ＶＦの値
をＶｆとすると（ＶＩＮ−Ｖｆ）／Ｒ１となる。
【００１１】さらに、この実施例の入力信号整数倍反転
回路１０は、抵抗Ｒ３とトランジスタＱ１のコレクタ電
極の接続点からトランジスタＱ１のベース電流を補償す
るｎｐｎ型バイポーラトランジスタＱ３のベース電極に
接続する構成でトランジスタＱ３のコレクタ電極は電源
端子１に接続されトランジスタＱ３のエミッタ電極は出
力端６に接続されてこの入力信号整数倍反転回路１０の
出力ＶＯＵＴを出力する。また、上記入力信号ＶＩＮを
トランジスタＱ１のエミッタ電流ＩＥ１と同じ電流を流
すようｎｐｎ型バイポーラトランジスタＱ２のベース電
極にも接続し、トランジスタＱ２のエミッタ電極と電源
端子２との間には抵抗Ｒ１の抵抗値Ｒと同一の抵抗値を
有する抵抗Ｒ２を接続しトランジスタＱ２のコレクタ電
極をトランジスタＱ３のエミッタ電極に接続する。
回路１０は、抵抗Ｒ３とトランジスタＱ１のコレクタ電
極の接続点からトランジスタＱ１のベース電流を補償す
るｎｐｎ型バイポーラトランジスタＱ３のベース電極に
接続する構成でトランジスタＱ３のコレクタ電極は電源
端子１に接続されトランジスタＱ３のエミッタ電極は出
力端６に接続されてこの入力信号整数倍反転回路１０の
出力ＶＯＵＴを出力する。また、上記入力信号ＶＩＮを
トランジスタＱ１のエミッタ電流ＩＥ１と同じ電流を流
すようｎｐｎ型バイポーラトランジスタＱ２のベース電
極にも接続し、トランジスタＱ２のエミッタ電極と電源
端子２との間には抵抗Ｒ１の抵抗値Ｒと同一の抵抗値を
有する抵抗Ｒ２を接続しトランジスタＱ２のコレクタ電
極をトランジスタＱ３のエミッタ電極に接続する。
【００１２】さらにまた、この入力信号整数倍反転回路
１０は、入力端子４に外部から供給される直流電圧ＶＲ
ＥＦを受けて反転中心電圧の４倍の直流電圧（４・ＶＲ
ＥＦ）を端子７および８に出力する電圧発生回路５を有
し、端子７を端子１に接続し、端子８を端子２に接続す
る。
１０は、入力端子４に外部から供給される直流電圧ＶＲ
ＥＦを受けて反転中心電圧の４倍の直流電圧（４・ＶＲ
ＥＦ）を端子７および８に出力する電圧発生回路５を有
し、端子７を端子１に接続し、端子８を端子２に接続す
る。
【００１３】本実施例の入力信号整数倍反転回路１０
は、上記の回路構成で、それぞれのトランジスタＱ１，
Ｑ２，Ｑ３，Ｑ４およびＱ５が同じ特性をもつ（すなわ
ち、同一のベース・エミッタ間順方向電圧ＶＦをもつ）
ようにされている。また抵抗Ｒ１，Ｒ２およびＲ３は抵
抗Ｒ１と抵抗Ｒ２はそれぞれ同じ抵抗値Ｒをもち抵抗Ｒ
３は抵抗Ｒ１の３倍の抵抗値（３・Ｒ）をもつようにさ
れている。
は、上記の回路構成で、それぞれのトランジスタＱ１，
Ｑ２，Ｑ３，Ｑ４およびＱ５が同じ特性をもつ（すなわ
ち、同一のベース・エミッタ間順方向電圧ＶＦをもつ）
ようにされている。また抵抗Ｒ１，Ｒ２およびＲ３は抵
抗Ｒ１と抵抗Ｒ２はそれぞれ同じ抵抗値Ｒをもち抵抗Ｒ
３は抵抗Ｒ１の３倍の抵抗値（３・Ｒ）をもつようにさ
れている。
【００１４】次に、本実施例の入力信号整数倍反転回路
１０の動作について、図１および図２を参照して説明す
る。
１０の動作について、図１および図２を参照して説明す
る。
【００１５】図１において、トランジスタＱ１のベース
電極に図２の波形図に示すような入力信号ＶＩＮが入力
されると、ノードＮ４（トランジスタＱ１のエミッタ電
極）の電位ＶＮ４は、入力信号ＶＩＮからこのトランジ
スタＱ１のベース・エミッタ間順方向電圧ＶＦだけ低い
同相の電位になる。したがって、抵抗Ｒ１に流れる電流
ＩＲ１は ＩＲ１＝（ＶＩＮ−ＶＦ）／Ｒ……（１） となる。この入力信号ＶＩＮはトランジスタＱ２のベー
ス電極にも入力されている。トランジスタＱ２はトラン
ジスタＱ１と同一特性をもち、抵抗Ｒ２は抵抗Ｒ１と同
一の抵抗値Ｒをもっているので抵抗Ｒ２に流れる電流Ｉ
Ｒ２は電流ＩＲ１と等しい。すなわち ＩＲ２＝ＩＲ１＝（ＶＩＮ−ＶＲ）／Ｒ……（２） となる。
電極に図２の波形図に示すような入力信号ＶＩＮが入力
されると、ノードＮ４（トランジスタＱ１のエミッタ電
極）の電位ＶＮ４は、入力信号ＶＩＮからこのトランジ
スタＱ１のベース・エミッタ間順方向電圧ＶＦだけ低い
同相の電位になる。したがって、抵抗Ｒ１に流れる電流
ＩＲ１は ＩＲ１＝（ＶＩＮ−ＶＦ）／Ｒ……（１） となる。この入力信号ＶＩＮはトランジスタＱ２のベー
ス電極にも入力されている。トランジスタＱ２はトラン
ジスタＱ１と同一特性をもち、抵抗Ｒ２は抵抗Ｒ１と同
一の抵抗値Ｒをもっているので抵抗Ｒ２に流れる電流Ｉ
Ｒ２は電流ＩＲ１と等しい。すなわち ＩＲ２＝ＩＲ１＝（ＶＩＮ−ＶＲ）／Ｒ……（２） となる。
【００１６】また、トランジスタＱ１およびＱ２のそれ
ぞれのエミッタ電流ＩＥ１およびＩＥ２も等しくなり ＩＥ１＝ＩＥ２……（３） である。
ぞれのエミッタ電流ＩＥ１およびＩＥ２も等しくなり ＩＥ１＝ＩＥ２……（３） である。
【００１７】次に、トランジスタＱ１のコレクタ電流Ｉ
Ｃ１は、トランジスタＱ１のエミッタ電流ＩＥ１からベ
ース電流ＩＢ１を引いたものである。
Ｃ１は、トランジスタＱ１のエミッタ電流ＩＥ１からベ
ース電流ＩＢ１を引いたものである。
【００１８】ＩＣ１＝ＩＥ１−ＩＢ１……（４） 同じ様にトランジスタＱ２のコレクタ電流ＩＣ２もトラ
ンジスタＱ２のエミッタ電流ＩＥ２からベース電流ＩＢ
２を引いたもので ＩＣ２＝ＩＥ２−ＩＢ２……（５） である。したがって、この実施例の回路構成では ＩＢ１＝ＩＢ２……（６） ＩＣ１＝ＩＣ２……（７） なる関係が成立つ。
ンジスタＱ２のエミッタ電流ＩＥ２からベース電流ＩＢ
２を引いたもので ＩＣ２＝ＩＥ２−ＩＢ２……（５） である。したがって、この実施例の回路構成では ＩＢ１＝ＩＢ２……（６） ＩＣ１＝ＩＣ２……（７） なる関係が成立つ。
【００１９】一方、このトランジスタＱ１のコレクタ電
流ＩＣ１は端子１からトランジスタＱ５およびトランジ
スタＱ４ならびに抵抗Ｒ３を介してトランジスタＱ１に
流れる。また、トランジスタＱ３のベース電流ＩＢ３に
注目すると、トランジスタＱ３のベース電流ＩＢ３は端
子１からトランジスタＱ５およびトランジスタＱ４なら
びに抵抗Ｒ３を介してトランジスタＱ３のベースに流れ
る。すなわち、ノードＮ３（トランジスタＱ１のコレク
タ電極とトランジスタＱ３のベース電極の接続点）には
トランジスタＱ１のコレクタ電流ＩＣ１とトランジスタ
Ｑ３のベース電流ＩＢ３が流れていることになる。抵抗
Ｒ３を流れる電流（ノードＮ３を流れる電流に等しい）
ＩＲ３は、 ＩＲ３＝ＩＣ１＋ＩＢ３……（８） となる。（８）式は ＩＲ３＝ＩＥ１−ＩＢ１＋ＩＢ３……（９） と表わすことができるいま、上記回路構成ではトランジ
スタＱ３のエミッタ電流ＩＥ３とトランジスタＱ２のコ
レクタ電流ＩＣ２は等しい。またトランジスタＱ３のコ
レクタ電流ＩＣ３をこのトランジスタＱ３の電流増巾率
β３（エミッタ接地）で表わし ＩＣ３＝β３・ＩＢ３……（１０） トランジスタＱ３のエミッタ電流ＩＥ３をベース電流Ｉ
Ｂ１で表わすと ＩＥ＝３＝ＩＢ３＋ＩＣ３ ＩＣ２＝（１＋β３）・ＩＢ３……（１１） すなわち、ＩＢ３＝ＩＣ２／（１＋β３） ＝ＩＣ１／（１＋β３）……（１２） となる。
流ＩＣ１は端子１からトランジスタＱ５およびトランジ
スタＱ４ならびに抵抗Ｒ３を介してトランジスタＱ１に
流れる。また、トランジスタＱ３のベース電流ＩＢ３に
注目すると、トランジスタＱ３のベース電流ＩＢ３は端
子１からトランジスタＱ５およびトランジスタＱ４なら
びに抵抗Ｒ３を介してトランジスタＱ３のベースに流れ
る。すなわち、ノードＮ３（トランジスタＱ１のコレク
タ電極とトランジスタＱ３のベース電極の接続点）には
トランジスタＱ１のコレクタ電流ＩＣ１とトランジスタ
Ｑ３のベース電流ＩＢ３が流れていることになる。抵抗
Ｒ３を流れる電流（ノードＮ３を流れる電流に等しい）
ＩＲ３は、 ＩＲ３＝ＩＣ１＋ＩＢ３……（８） となる。（８）式は ＩＲ３＝ＩＥ１−ＩＢ１＋ＩＢ３……（９） と表わすことができるいま、上記回路構成ではトランジ
スタＱ３のエミッタ電流ＩＥ３とトランジスタＱ２のコ
レクタ電流ＩＣ２は等しい。またトランジスタＱ３のコ
レクタ電流ＩＣ３をこのトランジスタＱ３の電流増巾率
β３（エミッタ接地）で表わし ＩＣ３＝β３・ＩＢ３……（１０） トランジスタＱ３のエミッタ電流ＩＥ３をベース電流Ｉ
Ｂ１で表わすと ＩＥ＝３＝ＩＢ３＋ＩＣ３ ＩＣ２＝（１＋β３）・ＩＢ３……（１１） すなわち、ＩＢ３＝ＩＣ２／（１＋β３） ＝ＩＣ１／（１＋β３）……（１２） となる。
【００２０】したがって（９）式は、 ＩＲ３＝ＩＥ１−ＩＢ１＋ＩＣ１／（１＋β３）……（１３） ここで、トランジスタＱ１の電流増率β１を使うと ＩＣ１＝β１・ＩＢ１……（１４） であるから ＩＲ３＝ＩＥ１−ＩＢ１＋（β１／（１＋β３））・ＩＢ１ ＝ＩＥ１−ＩＢ１×（１−β１／（１＋β３））……（１５） となる。
【００２１】（１５）式において、トランジスタＱ１と
トランジスタＱ３は同一特性をもつトランジスタとして
設計するのでトランジスタＱ１の電流増巾率β１とトラ
ンジスタＱ３の電流増巾率β３をそれぞれ１００程度に
できる。
トランジスタＱ３は同一特性をもつトランジスタとして
設計するのでトランジスタＱ１の電流増巾率β１とトラ
ンジスタＱ３の電流増巾率β３をそれぞれ１００程度に
できる。
【００２２】したがって（１５）式の（１−β１／（１
＋β３））の項はほぼ０とすることができ抵抗Ｒ３なら
びにトランジスタＱ４およびＱ５流れる電流ＩＲ３をト
ランジスタＱ１のエミッタ電流ＩＥ１に等しくできる。
＋β３））の項はほぼ０とすることができ抵抗Ｒ３なら
びにトランジスタＱ４およびＱ５流れる電流ＩＲ３をト
ランジスタＱ１のエミッタ電流ＩＥ１に等しくできる。
【００２３】この結果、端子１とノードＮ３との間の電
圧ＶＮ３Ｘは ＶＮ３Ｘ＝ＩＥ１・Ｒ３＋２・ＶＦ……（１６） なる電圧を得ることができる。すなわち（１６）式を変
形すると ＶＮ３Ｘ＝３・Ｒ１・ＩＥ１＋２・ＶＦ……（１７） またトランジスタＱ３のエミッタ電流ＩＥ３はトランジ
スタＱ２のコレクタ電流ＩＣ２に等しいのでトランジス
タＱ３のベース・エミッタ順方向電圧ＶＦはほぼトラン
ジスタＱ１のベース・エミッタ順方向電圧ＶＦに等し
い。
圧ＶＮ３Ｘは ＶＮ３Ｘ＝ＩＥ１・Ｒ３＋２・ＶＦ……（１６） なる電圧を得ることができる。すなわち（１６）式を変
形すると ＶＮ３Ｘ＝３・Ｒ１・ＩＥ１＋２・ＶＦ……（１７） またトランジスタＱ３のエミッタ電流ＩＥ３はトランジ
スタＱ２のコレクタ電流ＩＣ２に等しいのでトランジス
タＱ３のベース・エミッタ順方向電圧ＶＦはほぼトラン
ジスタＱ１のベース・エミッタ順方向電圧ＶＦに等し
い。
【００２４】したがって、出力端子６に入力される出力
信号ＶＯＵＴと端子１との間には（３・Ｒ１・ＩＥ１＋
３・ＶＦ）なる電圧が出じる。
信号ＶＯＵＴと端子１との間には（３・Ｒ１・ＩＥ１＋
３・ＶＦ）なる電圧が出じる。
【００２５】 すならち、３・（Ｒ１・ＩＥ１＋ＶＦ） ＝３・ＶＩＮ……（１８） 出力端子６と端子１との間には入力信号ＶＩＮの３倍の
電圧が出力される。
電圧が出力される。
【００２６】この実施例の入力信号整数倍反転回路１０
の端子１には、反転中心電圧ＶＲＥＦの４倍の直流電圧
を発生する電圧発生回路５によりその電位ＶＣＣを４・
ＶＲＥＦとしているので、反転中心電圧ＶＲＥＦとこの
ＶＣＣ電位との間に入力信号ＶＩＮの３倍に増巾された
出力を位相を反転して出力する。
の端子１には、反転中心電圧ＶＲＥＦの４倍の直流電圧
を発生する電圧発生回路５によりその電位ＶＣＣを４・
ＶＲＥＦとしているので、反転中心電圧ＶＲＥＦとこの
ＶＣＣ電位との間に入力信号ＶＩＮの３倍に増巾された
出力を位相を反転して出力する。
【００２７】次に、本発明の第２の実施例の入力信号整
数倍反転回路について、図３および図４を参照して説明
する。
数倍反転回路について、図３および図４を参照して説明
する。
【００２８】図３を参照すると、この第２の実施例の入
力信号整数倍反転回路３０は、ｎ＝１の場合に相当し、
入力信号ＶＩＮの振巾と同じ出力信号ＶＯＵＴを位相反
転して出力する。この反転回路３０は、入力端子３３に
外から入力信号ＶＩＮが供給され、この信号ＶＩＮをｎ
ｐｎ型バイポーラトランジスタＱ３１のベース電極に入
力する。トランジスタＱ１のエミッタ電極と接地電位Ｇ
ＮＤを供給する電源端子２との間に抵抗Ｒ３１を接続し
電源端子１とトランジスタＱ１のコレクタ電極との間に
は抵抗Ｒ３１の抵抗値Ｒに等しい抵抗Ｒ３３を接続す
る。トランジスタＱ１のコレクタ電極と抵抗Ｒ３３の接
続点にトランジスタＱ３１のベース電流を補償するｎｐ
ｎ型バイポーラトランジスタＱ３３のベース電極を接続
しトランジスタＱ３３のコレクタ電極を電源端子１に接
続しトランジスタＱ３３のエミッタ電極を出力端３６に
接続してこの反転回路３０の出力ＶＯＵＴを出力する。
力信号整数倍反転回路３０は、ｎ＝１の場合に相当し、
入力信号ＶＩＮの振巾と同じ出力信号ＶＯＵＴを位相反
転して出力する。この反転回路３０は、入力端子３３に
外から入力信号ＶＩＮが供給され、この信号ＶＩＮをｎ
ｐｎ型バイポーラトランジスタＱ３１のベース電極に入
力する。トランジスタＱ１のエミッタ電極と接地電位Ｇ
ＮＤを供給する電源端子２との間に抵抗Ｒ３１を接続し
電源端子１とトランジスタＱ１のコレクタ電極との間に
は抵抗Ｒ３１の抵抗値Ｒに等しい抵抗Ｒ３３を接続す
る。トランジスタＱ１のコレクタ電極と抵抗Ｒ３３の接
続点にトランジスタＱ３１のベース電流を補償するｎｐ
ｎ型バイポーラトランジスタＱ３３のベース電極を接続
しトランジスタＱ３３のコレクタ電極を電源端子１に接
続しトランジスタＱ３３のエミッタ電極を出力端３６に
接続してこの反転回路３０の出力ＶＯＵＴを出力する。
【００２９】また、上記入力信号ＶＩＮをトランジスタ
Ｑ３１のエミッタ電流ＩＥ３１と同じ電流値をもつよう
ｎｐｎ型バイポーラトランジスタＱ３２のベース電極に
も接続し、トランジスタＱ３２のエミッタ電極と電源端
子２との間に抵抗Ｒ３１と同一の抵抗値Ｒを有する抵抗
Ｒ３２を接続しトランジスタＱ２のコレクタ電極をトラ
ンジスタＱ３３のエミッタ電極に接続する構成である。
Ｑ３１のエミッタ電流ＩＥ３１と同じ電流値をもつよう
ｎｐｎ型バイポーラトランジスタＱ３２のベース電極に
も接続し、トランジスタＱ３２のエミッタ電極と電源端
子２との間に抵抗Ｒ３１と同一の抵抗値Ｒを有する抵抗
Ｒ３２を接続しトランジスタＱ２のコレクタ電極をトラ
ンジスタＱ３３のエミッタ電極に接続する構成である。
【００３０】さらに、この第２の実施例の入力信号整数
倍反転回路３０は、入力端子３４に外部から供給される
直流電圧ＶＲＥＦを受けて反転中心電圧の２倍の直流電
圧（２・ＶＲＥＦ）を端子３７および３８に出力する電
圧発生回路３５を有し、端子３７を端子３１に接続し端
子３８を端子３２に接続する。
倍反転回路３０は、入力端子３４に外部から供給される
直流電圧ＶＲＥＦを受けて反転中心電圧の２倍の直流電
圧（２・ＶＲＥＦ）を端子３７および３８に出力する電
圧発生回路３５を有し、端子３７を端子３１に接続し端
子３８を端子３２に接続する。
【００３１】本実施例の入力信号整数倍反転回路３０
は、上記回路構成でそれぞれのトランジスタＱ３１，Ｑ
３２およびＱ３３が同じ特性をもつ（すなわち、同一の
ベース・エミッタ間順方向電圧ＶＦをもつ）ように設計
されている。また抵抗Ｒ３１，Ｒ３２およびＲ３３はそ
れぞれ同じ抵抗値Ｒをもつようにされている。
は、上記回路構成でそれぞれのトランジスタＱ３１，Ｑ
３２およびＱ３３が同じ特性をもつ（すなわち、同一の
ベース・エミッタ間順方向電圧ＶＦをもつ）ように設計
されている。また抵抗Ｒ３１，Ｒ３２およびＲ３３はそ
れぞれ同じ抵抗値Ｒをもつようにされている。
【００３２】次に、本発明の第２の実施例の入力信号整
数倍反転回路３０の動作について、再び図３および図４
を参照して説明する。
数倍反転回路３０の動作について、再び図３および図４
を参照して説明する。
【００３３】図３において、トランジスタＱ３１のベー
ス電極に図４の波形図に示すような入力信号ＶＩＮが入
力されると、ノードＮ３４（トランジスタＱ３１のエミ
ッタ電極）の電位ＶＮ３４は入力信号ＶＩＮからこのト
ランジスタＱ３１のベース・エミッタ間順方向電圧ＶＦ
だけ低い同相の電位になる。したがって、抵抗Ｒ３１に
流れる電流ＩＲ３１は ＩＲ３１＝（ＶＩＮ−ＶＦ）／Ｒ……（１９） となる。この入力信号ＶＩＮはトランジスタＱ３１と同
一特性をもつトランジスタＱ３２にも入力され、かつ抵
抗Ｒ３２は抵抗Ｒ３１と同じであるので抵抗３２に流れ
る電流ＩＲ３２は電流ＩＲ３１と等しい。すなわち ＩＲ３２＝ＩＲ３１＝（ＶＩＮ−ＶＦ）／Ｒ……（２０） となる。
ス電極に図４の波形図に示すような入力信号ＶＩＮが入
力されると、ノードＮ３４（トランジスタＱ３１のエミ
ッタ電極）の電位ＶＮ３４は入力信号ＶＩＮからこのト
ランジスタＱ３１のベース・エミッタ間順方向電圧ＶＦ
だけ低い同相の電位になる。したがって、抵抗Ｒ３１に
流れる電流ＩＲ３１は ＩＲ３１＝（ＶＩＮ−ＶＦ）／Ｒ……（１９） となる。この入力信号ＶＩＮはトランジスタＱ３１と同
一特性をもつトランジスタＱ３２にも入力され、かつ抵
抗Ｒ３２は抵抗Ｒ３１と同じであるので抵抗３２に流れ
る電流ＩＲ３２は電流ＩＲ３１と等しい。すなわち ＩＲ３２＝ＩＲ３１＝（ＶＩＮ−ＶＦ）／Ｒ……（２０） となる。
【００３４】また、トランジスタＱ３１およびＱ３２の
それぞれのエミッタ電流ＩＥ３１およびＩＥ３２も等し
くなる。
それぞれのエミッタ電流ＩＥ３１およびＩＥ３２も等し
くなる。
【００３５】次に、第１の実施例と同様に、トランジス
タＱ３１およびＱ３２のコレクタ電流ＩＣ３１およびＩ
Ｃ３２ならびにベース電流ＩＢ３１およびＩＢ３２はそ
れぞれ等しい。
タＱ３１およびＱ３２のコレクタ電流ＩＣ３１およびＩ
Ｃ３２ならびにベース電流ＩＢ３１およびＩＢ３２はそ
れぞれ等しい。
【００３６】一方、トランジスタＱ３１のコレクタ電流
ＩＣ３１は端子３１から抵抗３３を介してトランジスタ
Ｑ３１に流れる。トランジスタＱ３３のベース電流ＩＢ
３３も端子３１から抵抗３３を介してトランジスタＱ３
３に流れる。
ＩＣ３１は端子３１から抵抗３３を介してトランジスタ
Ｑ３１に流れる。トランジスタＱ３３のベース電流ＩＢ
３３も端子３１から抵抗３３を介してトランジスタＱ３
３に流れる。
【００３７】すなわち、抵抗３３に流れる電流（ノード
Ｎ３３を流れる電流）ＩＲ３３は ＩＲ３３＝ＩＣ３１＋ＩＢ３３……（２１） となる。（２１）式は ＩＲ３３＝ＩＥ３１−ＩＢ３１＋ＩＢ３３……（２２） と表わすことができる。
Ｎ３３を流れる電流）ＩＲ３３は ＩＲ３３＝ＩＣ３１＋ＩＢ３３……（２１） となる。（２１）式は ＩＲ３３＝ＩＥ３１−ＩＢ３１＋ＩＢ３３……（２２） と表わすことができる。
【００３８】いま、本発明の第２実施例の上記回路構成
では、トランジスタＱ３３のエミッタ電流ＩＥ３３とト
ランジスタＱ３２のコレクタ電流ＩＣ３２は等しい。し
たがって、トランジスタＱ３３の電流増巾率β３３およ
びトランジスタＱ３１の電流増巾率β３１を使ってトラ
ンジスタＱ３３のベース電流ＩＢ３３をトランジスタＱ
３１のコレクタ電流ＩＣ３１で表わすと ＩＢ３３＝ＩＣ３１／（１＋β３３）……（２３） となる。
では、トランジスタＱ３３のエミッタ電流ＩＥ３３とト
ランジスタＱ３２のコレクタ電流ＩＣ３２は等しい。し
たがって、トランジスタＱ３３の電流増巾率β３３およ
びトランジスタＱ３１の電流増巾率β３１を使ってトラ
ンジスタＱ３３のベース電流ＩＢ３３をトランジスタＱ
３１のコレクタ電流ＩＣ３１で表わすと ＩＢ３３＝ＩＣ３１／（１＋β３３）……（２３） となる。
【００３９】したがって（２２）式は、第１の実施例と
同様な計算ができ、 ＩＲ３３＝ＩＥ３１−ＩＢ３１＋ＩＢ３３ ＝ＩＥ３１−ＩＢ３１×（１−（β３１／（１＋β３３））……（２４） となる。
同様な計算ができ、 ＩＲ３３＝ＩＥ３１−ＩＢ３１＋ＩＢ３３ ＝ＩＥ３１−ＩＢ３１×（１−（β３１／（１＋β３３））……（２４） となる。
【００４０】（２４）式において、トランジスタＱ３１
とトランジスタＱ３３は同一特性をもつトランジスタと
して設計するのでトランジスタＱ３１およびＱ３３の電
流増巾率β３１およびβ３３をそれぞれ１００程度にで
きる。
とトランジスタＱ３３は同一特性をもつトランジスタと
して設計するのでトランジスタＱ３１およびＱ３３の電
流増巾率β３１およびβ３３をそれぞれ１００程度にで
きる。
【００４１】したがって、（２４）式の（１−β３１／
（１＋β３３））の項をほぼ０にでき、抵抗Ｒ３３を流
れる電流をトランジスタＱ３１のエミッタ電流ＩＥ３１
と等しくできる。
（１＋β３３））の項をほぼ０にでき、抵抗Ｒ３３を流
れる電流をトランジスタＱ３１のエミッタ電流ＩＥ３１
と等しくできる。
【００４２】この結果、端子３１のノードＮ３３との間
の電圧ＶＮ３３Ｘは ＶＮ３３Ｘ＝ＩＥ３１・Ｒ３３……（２５） なる電圧を得ることができる。
の電圧ＶＮ３３Ｘは ＶＮ３３Ｘ＝ＩＥ３１・Ｒ３３……（２５） なる電圧を得ることができる。
【００４３】また、トランジスタＱ３３のエミッタ電流
ＩＥ３３はトランジスタＱ３２のコレクタ電流ＩＣ３２
に等しいのでトランジスタＱ３３のベース・エミッタ順
方向電圧ＶＦはほぼトランジスタＱ３１のベース・エミ
ッタ順方向電圧に等しい。
ＩＥ３３はトランジスタＱ３２のコレクタ電流ＩＣ３２
に等しいのでトランジスタＱ３３のベース・エミッタ順
方向電圧ＶＦはほぼトランジスタＱ３１のベース・エミ
ッタ順方向電圧に等しい。
【００４４】したがって、出力端子３６に出力される出
力信号ＶＯＵＴと端子３１との間には（Ｒ３１・ＩＥ３
１＋ＶＦ）なる電圧が生じ、この値は入力信号ＶＩＮに
等しくなっている。
力信号ＶＯＵＴと端子３１との間には（Ｒ３１・ＩＥ３
１＋ＶＦ）なる電圧が生じ、この値は入力信号ＶＩＮに
等しくなっている。
【００４５】さらに、この第２の実施例の入力信号整数
倍反転回路３０の端子３１には反転中心電圧ＶＲＥＦの
２倍の直流電圧を発生する電圧発生回路３５によりその
電位ＶＣＣを２・ＶＲＥＦとしているので、反転中心電
圧ＶＲＥＦとこのＶＣＣ電位との間に入力信号ＶＩＮの
位相を反転して出力することができる。
倍反転回路３０の端子３１には反転中心電圧ＶＲＥＦの
２倍の直流電圧を発生する電圧発生回路３５によりその
電位ＶＣＣを２・ＶＲＥＦとしているので、反転中心電
圧ＶＲＥＦとこのＶＣＣ電位との間に入力信号ＶＩＮの
位相を反転して出力することができる。
【００４６】この第２の実施例の入力信号整数倍反転回
路３０によって、従来例の演算増巾器を含む反転回路の
機能と同一の機能を実現できる。
路３０によって、従来例の演算増巾器を含む反転回路の
機能と同一の機能を実現できる。
【００４７】次に、本発明の第３の実施例の入力信号整
数倍反転回路を図５を参照して説明すると、この実施例
は第１の実施例の構成要素のｎｐｎ型バイポーラトラン
ジスタの代りにｐｎｐ型バイポーラトランジスタを用
い、抵抗Ｒ１，Ｒ２およびＲ３を抵抗Ｒ５１，Ｒ５２お
よびＲ５３に置き換え抵抗Ｒ５１および抵抗Ｒ５２は同
一値、抵抗Ｒ５３は抵抗Ｒ５１の３倍の抵抗値を有する
構成とし、入力端子５３に入力信号ＶＩＮを入力し、端
子５４に外部から供給される直流電圧ＶＲＥＦを受けて
反転中心電圧の４倍の直流電圧（４・ＶＲＥＦ）を端子
５７および端子５８に出力する電圧発生回路５５とを有
し端子５７を端子５１に端子５８を端子５２に接続し出
力端子５６に出力信号ＶＯＵＴを出力する構成である。
数倍反転回路を図５を参照して説明すると、この実施例
は第１の実施例の構成要素のｎｐｎ型バイポーラトラン
ジスタの代りにｐｎｐ型バイポーラトランジスタを用
い、抵抗Ｒ１，Ｒ２およびＲ３を抵抗Ｒ５１，Ｒ５２お
よびＲ５３に置き換え抵抗Ｒ５１および抵抗Ｒ５２は同
一値、抵抗Ｒ５３は抵抗Ｒ５１の３倍の抵抗値を有する
構成とし、入力端子５３に入力信号ＶＩＮを入力し、端
子５４に外部から供給される直流電圧ＶＲＥＦを受けて
反転中心電圧の４倍の直流電圧（４・ＶＲＥＦ）を端子
５７および端子５８に出力する電圧発生回路５５とを有
し端子５７を端子５１に端子５８を端子５２に接続し出
力端子５６に出力信号ＶＯＵＴを出力する構成である。
【００４８】この第３の実施例は、第１の実施例の補完
的な構成であるのでその動作は第１の実施例と同様に説
明でき、詳細な説明は省略する。
的な構成であるのでその動作は第１の実施例と同様に説
明でき、詳細な説明は省略する。
【００４９】以上説明した第１，第２および第３の実施
例は、これらを１チップに集積回路化することにより、
トランジスタどうし抵抗どうしの特性を揃え、入出力信
号の対称性の精度を高めることができる。さらに、チッ
プ上でトランジスタどうし、抵抗どうし近接して配置す
れば、これらの素子の特性における製造プロセス依存性
に起因するばらつきを小さく抑えて動作精度をさらに高
めることができる。また、これらの素子をチップ上で同
一の方向になるように設計することにより、素子特性の
結晶方向依存性および素子パターン形成時における製造
プロセスの依存性に起因する差を無くしてより精度の高
い入力信号整数倍反転回路にすることができる。
例は、これらを１チップに集積回路化することにより、
トランジスタどうし抵抗どうしの特性を揃え、入出力信
号の対称性の精度を高めることができる。さらに、チッ
プ上でトランジスタどうし、抵抗どうし近接して配置す
れば、これらの素子の特性における製造プロセス依存性
に起因するばらつきを小さく抑えて動作精度をさらに高
めることができる。また、これらの素子をチップ上で同
一の方向になるように設計することにより、素子特性の
結晶方向依存性および素子パターン形成時における製造
プロセスの依存性に起因する差を無くしてより精度の高
い入力信号整数倍反転回路にすることができる。
【００５０】
【発明の効果】以上説明したように、本発明の入力信号
整数倍反転回路は、抵抗帰還によるフィードバック系を
用いることなく入力信号の一定直流電圧を仮想的な対称
軸として反転させ、増巾する出力信号を得ることができ
る。したがって負帰還に伴なう発振や動作遅延の少ない
高周波入力信号にも応答する入力信号整数倍反転回路を
実現できる。
整数倍反転回路は、抵抗帰還によるフィードバック系を
用いることなく入力信号の一定直流電圧を仮想的な対称
軸として反転させ、増巾する出力信号を得ることができ
る。したがって負帰還に伴なう発振や動作遅延の少ない
高周波入力信号にも応答する入力信号整数倍反転回路を
実現できる。
【図１】本発明の第１の実施例の入力信号整数倍反転回
路の回路図である。
路の回路図である。
【図２】図１に示す第１の実施例の動作波形図である。
【図３】本発明の第２の実施例の入力信号整数倍反転回
路の回路図である。
路の回路図である。
【図４】図３に示す第２の実施例の動作波形図である。
【図５】本発明の第３の実施例の入力信号整数倍反転回
路の回路図である。
路の回路図である。
【図６】従来技術の入力信号整数倍反転回路を説明する
図で（ａ）は動作波形図であり（ｂ）は構成を示す回路
図である。
図で（ａ）は動作波形図であり（ｂ）は構成を示す回路
図である。
【図７】図６に示す従来技術の入力信号整数倍反転回路
の詳細な回路図である。
の詳細な回路図である。
１，３１，５１，７１ 第１の電源端子 ２，３２，５２，７２ 第２の電源端子 ３，４，３３，３４，５３，５４，６１，６２，７３，
７５ 入力端子 ５，３５，５５ 電圧発生回路 ６，３６，５６，６６，７６ 出力端子 ７，８，３７，３８，５７，５８ 電圧発生回路の出
力端子 １０，３０，５０ 入力信号整数倍反転回路 ６３ 演算増幅器 ６４，６５ 分割抵抗 ６７ 分割点 Ｃ１ 容量 Ｎ１〜Ｎ５，Ｎ３３，Ｎ３４ 接点 Ｑ１〜Ｑ５，Ｑ３１〜Ｑ３３，Ｑ５１〜Ｑ５５，Ｑ７１
〜Ｑ７６ バイポーラトランジスタ Ｒ１〜Ｒ３，Ｒ３１〜Ｒ３３，Ｒ５１〜Ｒ５３，Ｒ７１
〜Ｒ７２ 抵抗 ＶＩＮ 入力信号 ＶＯＵＴ 出力信号 ＶＲＥＦ 反転中心電圧 Ｖφ 入力信号振巾
７５ 入力端子 ５，３５，５５ 電圧発生回路 ６，３６，５６，６６，７６ 出力端子 ７，８，３７，３８，５７，５８ 電圧発生回路の出
力端子 １０，３０，５０ 入力信号整数倍反転回路 ６３ 演算増幅器 ６４，６５ 分割抵抗 ６７ 分割点 Ｃ１ 容量 Ｎ１〜Ｎ５，Ｎ３３，Ｎ３４ 接点 Ｑ１〜Ｑ５，Ｑ３１〜Ｑ３３，Ｑ５１〜Ｑ５５，Ｑ７１
〜Ｑ７６ バイポーラトランジスタ Ｒ１〜Ｒ３，Ｒ３１〜Ｒ３３，Ｒ５１〜Ｒ５３，Ｒ７１
〜Ｒ７２ 抵抗 ＶＩＮ 入力信号 ＶＯＵＴ 出力信号 ＶＲＥＦ 反転中心電圧 Ｖφ 入力信号振巾
Claims (6)
- 【請求項１】 一定の直流電圧以下また以上の入力信号
を受けて、前記入力信号を増巾し前記一定の直流電圧を
対称軸として前記入力信号の位相を反転する波形の出力
信号を出力する入力信号整数倍反転回路において、 前記入力信号をベースに受けそのベース・エミッタ間が
順方向電圧になるようエミッタの電位を設定しこのエミ
ッタと第２の電源端子間に所望の電圧を生じさせこの所
望の電圧のｎ倍（ｎは整数）の電圧と直列にダイオード
接続する（ｎ−１）個のバイポーラトランジスタのそれ
ぞれの順方向電圧の電圧との和の増巾電圧をそのコレク
タと第１の電源端子間に出力する第１のバイポーラトラ
ンジスタと、 前記入力信号をベースに受けてそのベース・エミッタ間
が順方向電圧になるようエミッタの電位を設定し前記エ
ミッタと前記第２の電源端子間に前記所望の電圧と同一
の電圧を生じそのコレクタに前記第１のバイポーラトラ
ンジスタと同一値のコレクタ電流を流す第２のバイポー
ラトランジスタと、 前記増巾電圧をベースに受けエミッタフオロア手段とし
てエミッタから出力端子を介して前記出力信号を出力し
エミッタ電流を前記第２のバイポーラトランジスタのコ
レクタ電流として前記第１のバイポーラトランジスタの
ベース電流を補償する第３のバイポーラトランジスタ
と、外部から与えられる直流電圧から前記対称軸となる
前記一定の直流電圧の（ｎ＋１）倍の直流電圧を発生し
て前記第１および前記第２の電源端子間に出力する（ｎ
＋１）倍電圧発生回路とを有することを特徴とする入力
信号整数倍反転回路。 - 【請求項２】 一定の直流電圧以下または以上の入力信
号を受けて、前記入力信号を増巾し前記一定の直流電圧
を対称軸として前記入力信号の位相を反転する波形の出
力信号を出力する入力信号整数倍反転回路において、 ベース電極を前記入力端子に接続しエミッタ電極を第１
の抵抗を介して第２の電源端子に接続する第１のバイポ
ーラトランジスタと、第１の電源端子と前記第１のバイ
ポーラトランジスタのコレクタ電極との間に直列接続さ
れ前記第１の抵抗のｎ倍（ｎは正の整数）の抵抗値を有
する第３の抵抗および（ｎ−１）個の直列にダイオード
接続するレベルシフト用バイポーラトランジスタと、 ベース電極を前記入力端子に接続しエミッタ電極を前記
第１の抵抗の抵抗値と同一の第２の抵抗を介して前記第
２の電源端子に接続しコレクタ電極を前記出力端子に接
続して前記第１の抵抗に流れる電流と同一値の電流を前
記第２の抵抗に流す第２のバイポーラトランジスタと、
ベース電極を前記第１のバイポーラトランジスタのコレ
クタ電極に接続しエミッタ電極を前記出力端子に接続し
コレクタ電極を前記第１の電源端子に接続し前記第１の
バイポーラトランジスタのベース電流を補償する第３の
バイポーラトランジスタと、外部から与えられる直流電
圧から前記対称軸となる前記一定の直流電圧の（ｎ＋
１）倍の直流電圧を発生して前記第１および前記第２の
電源端子間に出力する（ｎ＋１）倍電圧発生回路とを有
することを特徴とする入力信号整数倍反転回路。 - 【請求項３】 前記第２の電位は低電位であり前記第１
の電位は高電位であり前記第１，第２，第３および前記
ダイオード接続する（ｎ−１）個のバイポーラトラジス
タのそれぞれはｎｐｎ型バイポーラトランジスタである
ことを特徴とする請求項１または２記載の入力信号整数
倍反転回路。 - 【請求項４】 前記第２の電位は高電位であり前記第１
の電位は低電位であり前記第１，第２，第３および前記
ダイオード接続する（ｎ−１）個のバイポーラトランジ
スタのそれぞれはｐｎｐ型バイポーラトランジスタであ
ることを特徴とする請求項１または２記載の入力信号整
数倍反転回路。 - 【請求項５】 前記第１，前記第２，前記第３および前
記ダイオード接続する（ｎ−１）個のバイポーラトラン
ジスタならびに前記第１，第２および前記第３の抵抗の
それぞれを、バイポーラトランジスタどうしおよび抵抗
どうしが同一の特性を有するように構成し、同一の半導
体基板上に近接して同一方向になるように配置し形成す
ることを特徴とする請求項２，３または４記載の入力信
号整数倍反転回路。 - 【請求項６】 前記第３の抵抗は前記第１の抵抗をｎ本
直列接続して形成することを特徴とする請求項５記載の
入力信号整数倍反転回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229193A JP2500424B2 (ja) | 1993-03-23 | 1993-03-23 | 入力整数倍反転回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229193A JP2500424B2 (ja) | 1993-03-23 | 1993-03-23 | 入力整数倍反転回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276464A JPH06276464A (ja) | 1994-09-30 |
| JP2500424B2 true JP2500424B2 (ja) | 1996-05-29 |
Family
ID=13195874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229193A Expired - Fee Related JP2500424B2 (ja) | 1993-03-23 | 1993-03-23 | 入力整数倍反転回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500424B2 (ja) |
-
1993
- 1993-03-23 JP JP6229193A patent/JP2500424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06276464A (ja) | 1994-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10498291B2 (en) | Bias circuit and power amplifier circuit | |
| US4442400A (en) | Voltage-to-current converting circuit | |
| US4935703A (en) | Low bias, high slew rate operational amplifier | |
| US6104244A (en) | Amplifier having a rail-to-rail output stage | |
| US7113041B2 (en) | Operational amplifier | |
| JPH11514193A (ja) | 温度補償増幅器 | |
| JP2001084043A (ja) | 半導体装置 | |
| JPH04315207A (ja) | 電源回路 | |
| JP2500424B2 (ja) | 入力整数倍反転回路 | |
| US6175226B1 (en) | Differential amplifier with common-mode regulating circuit | |
| JP2002323928A (ja) | 基準電圧発生回路 | |
| JPH11346125A (ja) | Ｓｒｐｐ回路 | |
| JPH0828625B2 (ja) | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 | |
| US6806770B2 (en) | Operational amplifier | |
| JP2581388B2 (ja) | データ反転回路 | |
| US5311147A (en) | High impedance output driver stage and method therefor | |
| JP3321897B2 (ja) | 増幅回路 | |
| JPH0514767A (ja) | クランプ回路 | |
| JP3600187B2 (ja) | エミッタフォロワ回路 | |
| JP3400354B2 (ja) | 電流源回路 | |
| JPH11205095A (ja) | 電圧制御発振回路 | |
| JP3074888B2 (ja) | 半導体集積回路 | |
| JP3128315B2 (ja) | 差動増幅回路 | |
| JPH11337595A (ja) | サンプルホールド回路 | |
| JPH04354408A (ja) | 電流極性変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960116 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |