JP2002542700A - 改良型演算増幅器出力段 - Google Patents
改良型演算増幅器出力段Info
- Publication number
- JP2002542700A JP2002542700A JP2000613068A JP2000613068A JP2002542700A JP 2002542700 A JP2002542700 A JP 2002542700A JP 2000613068 A JP2000613068 A JP 2000613068A JP 2000613068 A JP2000613068 A JP 2000613068A JP 2002542700 A JP2002542700 A JP 2002542700A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- current
- emitter
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
Description
に、緩衝および分離の特性が内部バイアス電流源の変動と、内部で使用されてい
る電圧源とからほぼ独立するように、外部負荷からの信号源を緩衝し分離する装
置および方法に関する。
特性に依存する。外部負荷が可変特性を示すことが知られているときには、信号
源の出力と外部負荷との間に緩衝器を設けることが望ましいことが多い。かかる
緩衝器は、信号源を外部負荷から分離して、一定の中間負荷を提供し、それによ
って一定した信号源のパフォーマンスを確実にする。緩衝器はまた、信号源の出
力に関連した優れた駆動能力を提供してもよい。増幅器および動作増幅器は、負
荷依存信号源の例である。増幅器または動作増幅器は、受信信号を増幅して、増
幅信号を外部負荷に与えることに使用される。増幅器または動作増幅器は通常、
連続して接続された2つ以上の別個のブロックまたは段を含む。図1に示した動
作増幅器の一実施例は、n個の利得ブロックと1つの出力段とを有しており、こ
こでnは1以上の整数である。
がある。多数のより一般的な出力段の平面形状を本明細書では説明する。一般的
に、ダイ(die)のサイズが小さいほど生産歩留まりがよく、結果的に物理的によ
り小さい最終製品になるので、回路設計者は、シリコン・ダイのサイズを最小化
することを追求する。そのため、シリコン内で出力段を実装するのに必要な総面
積は、特定の平面形状を選択するときには重要な検討事項となる。したがって、
各平面形状を計測するために、特定の出力段の平面形状の相対的サイズを比較す
ることが適正な基準である。したがって、以下の例において相対的サイズを論ず
る際には、出力段において使用されるトランジスタの最小トランジスタ幾何形状
(そのエミッタの面積によって通常は定められる)を、1xの単位面積を有する
ものとして定義する。また、出力段の最大必要出力電流は16mAと仮定する。
ードに接続された負荷を駆動するために、NPNトランジスタおよびPNPトラ
ンジスタを使用しており、図2に示してある。この例のために、出力トランジス
タQ1およびQ2は、それぞれが8xの面積(最小の幾何形状トランジスタの面
積の8倍)を有しており、入力トランジスタQ3および電流源I1のそれぞれの
最小サイズは1xであり、最大必要出力電流は16mAであると仮定する。トラ
ンジスタQ1の最大基礎電流は、電流源I1から要求される電流の量を決定する
。この例において、
最小βは約40である。クロスオーバ歪み(crossoever distortion)を最小にす
るために、Q1およびQ2を通る静止電流(quiescent current)は、数百μA程
度であることが好ましく、よって、静止電流は、バイアス電流源I1によって提
供されるバイアス電流(I1)に大きさが類似している。単純化のために、静止
電流は電流源によって提供される電流I1に等しいと仮定する。静止電流を維持
するために、バイアス電流源V1はトランジスタQ1およびQ2のベースの間に
接続されている。明らかに、電池は電圧源V1の現実的な実施ではない。
Q5を含み、これらのそれぞれがダイオードとして接続されていて、図3の電圧
源V1の必要な電圧を提供するために、トランジスタQ1およびQ2と同じエミ
ッタ面積を有する。しかし、図3に示した実施例は、34xの総面積に、4個の
大型のトランジスタ(Q1=Q2=Q4=Q5=8x)と、入力トランジスタ(
Q3=1x)と、電流源(I1=1x)とを含む。したがって、この配置は、I
C形式で実装するためには比較的大きなシリコン面積を必要とする。
であり、後者は図3の実施例において示したトランジスタQ4およびQ5の面積
よりも小さい面積を占める。VBE乗算器の2つの一般的な実施例を図4Aおよび
4Bに示した。図4Aおよび4Bについて、トランジスタと電流源によって占め
られたシリコン面積は、それぞれ19xと20xであり、これは図3の実施例と
比較して大きな削減である。しかし、図4Aおよび4Bに示したV1の実施例は
、数十kΩの範囲にある抵抗R1およびR2を含み、これらの実装は6xから1
2xのシリコン面積を必要とするであろう。
動作増幅器の通常のアイドル状態である段の零電位出力が、出力電圧に相対的な
約−1.3Vの入力に対応することである。これは、トランジスタQ2およびQ
3に適切にバイアスをかけるために必要である。そのため、出力での負の電圧偏
差は−(|V−|−1.3V)に制限され、ここでV−は負のレールに印加され
る電圧である。
ら4に示した実施例の出力電圧の振れの制限を克服している。しかし、図5の実
施例は、全てのトランジスタが同じサイズでなければならないので、シリコン面
積がより大きい(34x)ことを犠牲にして出力電圧の振れの制限を克服してい
る。また、図5の実施例は、トランジスタQ4のエミッタにおいて、付加的な電
流源I2、整合電流源I1を必要とする。
ngton transistor pairs)を使用することにより28xに縮小することができる
。図6は、トランジスタQ1〜Q4のダーリントン対が図5のトランジスタQ1
と入れ替わっており、トランジスタQ2〜Q3のダーリントン対が図5のトラン
ジスタQ2と入れ替わっている平面形状を示している。更に、電流源I3および
I4は、ホスト動作増幅器内に既に存在していてもよく、出力段は26xのシリ
コン面積に更に縮小することができるであろう。
、トランジスタQ7およびQ8のコレクタにおいて2つの抵抗器を付加して、2
つの「ピーキング」電流源(peaking current sources)を形成している。図7の
実施例の出力段の静止電流、すなわち、トランジスタQ1およびQ2のコレクタ
電流は、電流源I1、I2、I3およびI4の整合および/または精度への依存
が少ない。抵抗R1およびR2の値は通常小さく、結果的に、必要なシリコン面
積も小さい。両方のピーキング電流源は連続しているが、R1およびR2は比較
的良好に整合しなければならない。
、2段階の緩衝しか提供しない図5のものに比べて、第3段階の緩衝を付加して
いるという利点を有する。この第3段階の緩衝が、増幅器と外部負荷との間に大
きな分離を付加する。しかし、図6および7の実施例は、緩衝器の出力で利用可
能な最大電圧の振れを犠牲にして、付加的な分離を得ている。図5に示した回路
の出力は+/−(|Vsupply|−0.85V)の電圧の振れを示すが、図6の回
路の出力電圧は+/−(|Vsupply|−1.5V)だけ振れることしかできず、
ここで、|Vsupply|=|V+|=|V−|である。図7の回路の出力は、抵抗
R1およびR2の全体にわたる余分な電圧降下のために、更に小さく振れること
しかできない。
は、図5に示した先行技術の装置と類似の方法で実行する出力段の形式であるが
、より小さい面積を使用する。
衝段が設けられている。この段は、信号源から入力信号を受け取る信号入力端子
と、入力信号に対応する出力信号を外部負荷に提供する信号出力端子とを有し、 所定のバイアス電流で動作するようにそれぞれ配置された、少なくとも2つの
駆動トランジスタを含む入力部と、 所定の静止電流で動作するようにそれぞれ配置された、少なくとも2つの出力
トランジスタを含む出力部と、 入力部および出力部に接続されており、駆動トランジスタを通って流れるバイ
アス電流の大きさからはほぼ独立して、出力トランジスタを通って流れる静止電
流を設定するように構成され配置された電圧源とを含む。
の駆動トランジスタを通るバイアス電流を、電圧源と一方の駆動トランジスタと
を含む1つの経路と、電圧源と他方の駆動トランジスタとを含む第2の経路との
間で、異なった比率で分割させる。
(driver transistor)のそれぞれのエミッタ面積が出力トランジスタのそれぞれ
のエミッタ面積よりも小さい限り、駆動トランジスタのそれぞれのエミッタ面積
のサイズからはほぼ独立している。
圧の合計は、駆動トランジスタのベース・エミッタ電圧の合計に等しい。また、
一実施例においては、駆動トランジスタのそれぞれのバイアス電流とコレクタ電
流との間の異なった電流が、電圧源を通って流れる。
段の入力を形成する。
衝段の出力を形成する。
電流を提供する電流源をさらに含む。
を通って流れるように、駆動トランジスタのそれぞれのエミッタは電流源に接続
されている。
トランジスタのベース間に接続されている。
と、一方の電圧源トランジスタのコレクタと他方の電圧源トランジスタのベース
との間、ならびに他方の電圧源トランジスタのコレクタと一方の電圧源トランジ
スタのベースとの間に接続された抵抗器とを含む。
く独立しており、1つのソース、すなわち電圧源から制御されている。
終的には、出力段における全ての電流が同じ抵抗素子によって制御される。
ランジスタの出力と1つの出力トランジスタの入力との間に接続された一方の端
子、および第2の駆動トランジスタの出力と第2の出力トランジスタの入力との
間に接続された他方の端子とを有する2つの端末デバイスである。
、入力信号に対応しており、外部負荷に出力信号を提供する信号出力端子とを含
む。装置は、2つの電流源と、2つの駆動トランジスタと、2つの出力トランジ
スタと、制御電圧源とを含む。第1の電流源は、第1の駆動トランジスタへのエ
ミッタ電流と、第1の出力トランジスタへのバイアス電流とを同時に提供する。
第2の電流源は、第2の駆動トランジスタからのエミッタ電流と第2の出力トラ
ンジスタからのバイアス電流とを同時に受け取る。入力信号は、第1の駆動トラ
ンジスタと第2の駆動トランジスタの両方にバイアスを提供する。出力端子は、
第1の出力トランジスタのエミッタと第2の出力トランジスタのエミッタの両方
に電気的に接続されている。制御電圧源は、第1の駆動トランジスタのエミッタ
と第2の駆動トランジスタのエミッタとの間に電気的に接続されている。制御電
圧源を通る電流は制御電圧の所定の関数として変化し、そのため、出力トランジ
スタの零入力コレクタ電流は、入力電流源および/または駆動トランジスタによ
って示されるあらゆるパラメータの変化にもかかわらず、ほぼ一定に保たれる。
のトランジスタを含み、第2の駆動トランジスタはNPNタイプのトランジスタ
を含み、第1の出力トランジスタはNPNタイプのトランジスタを含み、第2の
出力トランジスタはPNPタイプのトランジスタを含む。
レクタと第2の出力トランジスタのコレクタとの間に電気的に接続されている。
ジスタと、NPNタイプのトランジスタとを含む。この実施例においては、抵抗
器はPNPタイプのトランジスタのコレクタとNPNタイプのトランジスタのコ
レクタとの間に電気的に接続されている。PNPタイプのトランジスタのベース
は、NPNタイプのトランジスタのコレクタに電気的に接続されており、NPN
タイプのトランジスタのベースは、PNPタイプのトランジスタのコレクタに電
気的に接続されており、PNPタイプのトランジスタのエミッタは、第1の駆動
トランジスタのエミッタに電気的に接続されており、NPNタイプのトランジス
タのエミッタは、第2の駆動トランジスタのエミッタに電気的に接続されている
。
、以下の詳細な説明を付属の図面と共に読めば更に完全に理解されるであろう。
図8に模式的に示した出力段100の好ましい一実施例は、入力部102と、出
力部104と、制御電圧源106とを含む。入力部102は信号源(図示せず)
から入力信号を受け取り、この入力信号の関数として出力部104の動作を制御
する。出力部104は外部負荷(図示せず)に高電流駆動能力を提供し、以下で
明らかになるように、制御電圧源106は入力部102および出力部104に共
通の構成要素である。本発明の一実施例によれば、制御電圧源106は、入力部
102と出力部104の両方においてベース・エミッタ電圧の合計を固定し、入
力部102における駆動トランジスタQ3およびQ4のバイアス電流とコレクタ
電流との間の相違によって定められる電流の共通の経路を提供する。
ラ・トランジスタQ4と、第1の電流源I1と、第2の電流源I2とを含む。ト
ランジスタQ3およびQ4のベースは、電気的に共に接続されており、入力信号
を受け取るために入力ポート108に接続されている。トランジスタQ3のエミ
ッタは第1の電流源I1の出力に電気的に接続されており、トランジスタQ3の
コレクタは負の電圧レール、すなわち第1の電圧供給源V−に電気的に接続され
ており、第1の電流源の入力は正の電圧レール、すなわち第2の電圧供給源V+
に電気的に接続されている。トランジスタQ4のコレクタは、第2の電圧供給源
V+に電気的に接続されており、トランジスタQ4のエミッタは第2の電流源I
2の入力に電気的に接続されており、第2の電流源I2の出力は第1の電圧供給
源V−に電気的に接続されている。
Pバイポーラ・トランジスタQ2とを含む。トランジスタQ1およびQ2のエミ
ッタは電気的に共に接続されており、出力信号を外部負荷に提供するために、出
力ポート110に電気的に接続されている。トランジスタQ1のコレクタは、第
2の電圧供給源V+に電気的に接続されており、トランジスタQ2のコレクタは
、第1の電圧供給原V−に電気的に接続されている。トランジスタQ1のベース
は、第1の電流源I1の出力とトランジスタQ3のエミッタとに電気的に接続さ
れている。トランジスタQ2のベースは、第2の電流源12の入力とトランジス
タQ4のエミッタとに電気的に接続されている。
子はトランジスタQ1のベースと、トランジスタQ3のエミッタと、第1の電流
源I1の出力とに電気的に接続されている。制御電圧源106の負の端子は、ト
ランジスタQ2のベースと、トランジスタQ4のエミッタと、第2の電流源I2
の入力とに電気的に接続されている。
止電流が出力トランジスタQ1およびQ2を通って流れるように設定される。電
圧V1を調節することが、バイアス電流I1およびI2を、それぞれ、トランジ
スタQ3と制御電圧源106とを含む経路と、トランジスタQ4と制御電圧源1
06とを含む経路との間において異なった比率で分割させる。出力段100にお
ける全ての電流は、大幅に電流源I1およびI2からは独立しており、制御電圧
源106にかかる電圧V1によって制御することができる。また、トランジスタ
Q3および制御電圧源106を含む経路と、トランジスタQ4および制御電圧源
106を含む経路との間における電流の分割は、トランジスタQ3およびQ4の
それぞれのエミッタ面積を変えることにより制御できる。トランジスタQ3およ
びQ4のそれぞれのサイズを変えること、および/または電流源I1および/ま
たはI2を変えることは、トランジスタQ1およびQ2を通る静止電流に影響を
与えない。これは、本発明と図5に示した先行技術の出力段との間の根本的な相
違である。したがって、図8の実施例において、駆動トランジスタQ3およびQ
4のそれぞれのエミッタ面積が出力トランジスタQ1およびQ2のそれぞれのエ
ミッタ面積よりも小さい限り、駆動トランジスタQ3およびQ4のそれぞれのエ
ミッタ面積は任意であって、出力トランジスタQ1およびQ2のそれぞれのエミ
ッタ面積からは独立しており、大きな設計の自由度を提供する。駆動トランジス
タQ3およびQ4のエミッタ面積が出力トランジスタQ1およびQ2のエミッタ
面積よりも小さい場合には、Q3およびQ4のコレクタ電流は図5に示した回路
における対応する電流よりも少ない。余分な電流が制御電圧ソース106を通っ
て流れる。エミッタ面積はシリコン面積を直接的に意味するので、本発明は、図
5に示した先行技術の回路を実装するために使用するシリコン面積よりも比較的
小さいシリコン面積を使用する。
Q4のコレクタ電流。 IV1=電圧源V1を通る電流。 ISN=NPNトランジスタ飽和電流。 ISP=PNPトランジスタ飽和電流。 VT=熱電圧、25.9mV。 β=トランジスタ電流利得。 x=駆動トランジスタQ3およびQ4のそれぞれのエミッタ面積。 z=出力トランジスタQ1およびQ2のそれぞれのエミッタ面積。
次のように表すことができる。
トランジスタQ3およびQ4のそれぞれのエミッタ面積であり、VTは次のよう
に定義される熱電圧である。
に等しい。
・エミッタ電圧を代入することにより、次のように書き換えることができる。
に等しい。電流利得係数はトランジスタ毎に異なり、通常は40から300の範
囲にある。結果的に、トランジスタQ1、Q2、Q3およびQ4のベース電流は
、対応するコレクタ電流に比して小さく、そのため、最初の推定では、ベース電
流は無視することができる。この場合に、出力トランジスタQ1およびQ2のコ
レクタ電流は等しいと考えることができる。したがって、静止電流Iqは次のよ
うに定義することができる。
ジスタを通って(すなわち、トランジスタQ1のコレクタからエミッタに、およ
びトランジスタQ2のエミッタからコレクタに)流れるDCアイドル電流(DC id
le current)である。定義(9)を数式(8)に代入すると、静止電流は次のよ
うに計算できる。
あることを示している。数式(10)は、静止電流が、駆動トランジスタQ3お
よびQ4のサイズ、ならびにバイアス電流源I1およびI2から独立しているこ
とも示している。このように独立していることは、大きな設計の自由度を提供し
、駆動トランジスタのサイズとバイアス電流とは、出力トランジスタの静止電流
およびサイズからは独立して選択できる。
6の関数として計算できる。トランジスタQ3およびQ4のベース・エミッタ電
圧の合計は、数式(11)に示したようにV1に等しい。
ス・エミッタ電圧を代入することにより、次のように書き換えることができる。
バイアス電流源が等しくないケースは第2順位の効果と考えられ、以下で更に詳
細に論ずる。バイアス電流IBは次のように定義できる。
は次のように計算できる(図8を参照)。
ンジスタQ4のコレクタ電流に等しいことが示される。したがって、電流Ic3お
よびIc4は数式(12)から次のように計算できる。
係が求められる。
圧の合計は、駆動トランジスタのベース・エミッタ電圧の合計に等しいことが示
される。したがって、出力トランジスタQ1およびQ2のコレクタ電流の、駆動
トランジスタQ3およびQ4のコレクタ電流に対する比は、それらの個々のエミ
ッタ面積の比に等しくなければならず、それは数式(17)で明確に表される。
回路にも存在する。図5の場合には、駆動トランジスタのコレクタ電流は、バイ
アス電流源I1およびI2の電流に等しい。バイアス電流源I1とI2とが等し
ければ、Ic3=Ic4=IBである。しかし、図5の回路における駆動トランジス
タのエミッタ面積のサイズの変化「x」は、静止電流Iqの変化につながるであ
ろう。これは、バイアス電流源が駆動トランジスタのみに接続されているために
発生する。本発明の図8の実施例の場合には、駆動トランジスタのエミッタ面積
のサイズに対する同じ変化は、静止電流Iqを変えないであろう。逆に、駆動ト
ランジスタIc3およびIc4のコレクタ電流は、数式(17)に従って変化する。
駆動トランジスタのバイアス電流とコレクタ電流との間の「差分電流」は、電圧
源106を通って流れる。制御電圧源106を通る電流は、数式(16)を数式
(14)に代入することにより、次のように計算できる。
変化するときに、一定の電圧V1を維持できなければならない。図9は、図8の
実施例において使用する制御電圧源106の好ましい実施例の略図を示している
。トランジスタQ19およびQ20と抵抗器Rとは、抵抗器Rの値の関数として
制御できる、ノードAとB(図8および9の両方において参照されている)との
間で電圧V1を生成する電圧源を形成する。ノードAおよびBにかかる電圧は、
電圧源106を通って流れる広範囲な電流について比較的安定している。制御電
圧源106のこの実施例を説明するために、出力段100の詳細な動作を説明す
るために使用した表記に加えて、以下の表記を使用する。 VR=抵抗Rにかかる電圧。 IR=抵抗電流。 e=自然対数ベース、e=2.718。 ノードAとBとの間の電圧は、次のように計算できる。
がV(A-B)の合計値から減算されることを示しているので、コレクタ電流が増加
すると、ベース・エミッタ電圧も上昇する。コレクタ電流のほとんど全てが抵抗
器Rを通って流れる。コレクタ電流が増加すると、抵抗器Rにかかる電圧も上昇
する。抵抗器電圧はベース・エミッタ電圧から減算されるので、これらは互いに
取り消し合う傾向にあり、それによって、ノードAおよびBにかかる電圧が比較
的安定した値で維持される。
。
AとBとの間の電圧は次のようになる。
向にあり、その取り消しが完全である特定の電流が存在する。この特定の電流は
、電流に関して、ノードAとBとの間の電圧の導関数をゼロと等しくすることに
より計算できる。
れる。
l current)である。
ドAおよびBにかかる電圧は、次のように計算できる。
より単純化できる。βが1よりも非常に大きく(β>>1)、例のために、βmi n =10であると仮定する。数百μAの電流について、数式(27)によれば、
抵抗RはkΩ(103)以下の程度である。トランジスタ飽和電流ISP(N)の大き
さの程度は、約10-16である。これらの数値を数式(28)に使用すると、カ
ッコ内の最初および最後の対数項を計算できる。最初の項は約27であり最後の
項は約0.1である。最初および最後の対数項の間には2次数の大きさの相違が
ある。したがって、最後の対数項は無視できる。また、対数関数1n(e)=1
の特性を考慮すると、数式(28)は次のように書き換えることができる。
示している。同じ推定を使用すると、すなわち、ベース電流の効果を無視すると
、電流Iに対するノードAおよびBにかかる電圧の依存を説明する数式(24)
は、次のように単純化できる。
電圧源106にかかる電圧は、それを通過する電流が比較的広い範囲で掃引する
ときに、比較的安定したままである。
に、電圧源106にかかる電圧のエラーを示している。
106は、トランジスタQ5およびQ6ならびに抵抗器R1によって形成されて
いる。電圧源トランジスタのエミッタ面積は、_y_として定義される。上記の
表記および参照指定子を使用すると、数式(30)によって定義されたノードA
およびBにかかる電圧は、次のように表すことができる。
かる電圧は、電圧源IV1を通って流れる電流が次の値を有しているときに、その
電流からほぼ独立している。
名目電流である。
(32)を数式(31)に代入することにより計算される。
)に代入することにより、次のように評価される。
ある。数式(34)の指数関数における電流IV1は、静止電流の値を減少させる
傾向にある。項IV1は指数関数を乗算し、静止電流の値を増加させる傾向にある
。したがって、数式(34)におけるこれら2つの項は互いに取り消し合う傾向
にあり、静止電流をほぼ一定の値に維持する。IV1の関数としての電流Iqは、
次のように数式(32)を数式(34)に代入することにより計算できる最大値
を有する。
結果として得られる曲線は、数式(35)を使用して計算できる頂点(すなわち
、最大値)を有する。電圧源を通る電流は広い範囲を掃引するが、静止電流は5
%以内でほぼ安定していることに留意されたい。図13に示した実施例の、図5
に示した先行技術の回路との有意な比較のために、静止電流Iqは、バイアス電
流源に対してプロットできる。バイアス電流源は、駆動トランジスタのコレクタ
電流と電圧源を通る電流との合計である。
、非常に近い値である。したがって、これらは全く等しいと仮定することが妥当
である。この仮定の下で、駆動トランジスタのコレクタ電流も等しい。
した。数式(34)のIqを数式(17)に代入すると、駆動トランジスタQ3
のコレクタ電流は次のように計算される。
て静止電流Iqをプロットするために、まず数式(39)を数値的に解いて、次
にIV1を数式(34)に代入し、最後にIqを計算する。図13のこの好ましい
実施例を図5の先行技術と比較するために、図5の出力トランジスタQ1および
Q2の静止電流も図15においてプロットし、これで、符号152で示した図5
の回路のIqを、符号154で示した図13の回路のIqと比較する。好ましい実
施例の場合には(図13に示した)、静止電流はほぼ安定したままであるが、先
行技術の回路の場合には(図5に示した)、静止電流はバイアス電流と共に直線
的に増加する。
に比例している。結果的に、駆動トランジスタのコレクタ電流は、バイアス電流
に対して比較的安定しており、バイアス電流が変化した場合には、制御電圧源1
06(ノードAとBとの間に接続されている)を通って流れる余分な電流は、バ
イアス電流に直線的に比例する。この依存関係は、図16に示した。この図は、
バイアス電流源出力202と、バイアス電流源出力に対する制御電圧源204お
よび駆動トランジスタ206を通る電流とをプロットしている。バイアス電流の
関数としての静止電流については分析的解は存在しないので、バイアス電流に対
する静止電流の感度は計算できない。しかし、バイアス電流と電圧源を通る電流
との間の直線的関係を与えられると、電圧源を通る電流に対する静止電流の感度
を計算することにより、良好な推定を行うことができる。
ら独立するようになる。これは、電圧源を通る電流が次の値を有するときに発生
する。
ち、i)電圧源を通って流れる電流に対する、ノードAおよびBにかかる電圧の
依存を最小にすること、およびii)バイアス電流源に対する静止電流の依存を
最小にすることを介して、問題を解くことにより同じ結果に達する。
力トランジスタに関する名目的動作点が計算される。数式(35)および(42
)を数式(34)に代入すると、静止電流は以下の公式で得られる。
は次のように定義される。
留意されたい。
割ることにより求められる。したがって、R1の抵抗値は、数式(46)から次
のように計算することができる。
くなければならない。したがって、数式(46)は次のように書くことができる
。
になる。
ができる点に留意されたい。
」を求めると、次のような結果になる。
タのエミッタ面積は、次のように概数で表すことが好ましい(整数関数は切り下
げられるので、1を加えた)。
ジスタおよび電圧源トランジスタのサイズかを判断する必要がある。総トランジ
スタ面積は次のとおりである。
・トランジスタのサイズの関数として次のように計算できる。
積が得られる。
ス電流に等しいことに注目すると、数式(55)は次のようになる。
うになる。
式で実施してもよい。したがって、上記の実施例は例示的であるものと考えるべ
きであって、限定的と捉えるべきではない。本発明の範囲は、上記の説明によっ
てではなく特許請求の範囲によって示されており、したがって、特許請求の範囲
の意味および均等の範囲内に入る全ての変更は、特許請求に範囲内に包含される
ことを出願人は意図している。
クチャの略図である。
る。
ある。
である。
フである。
る。
フである。
る。
駆動トランジスタを通る電流をプロットしたグラフである。
ラー率のグラフである。
Claims (22)
- 【請求項1】 外部負荷からの信号源を緩衝して分離する装置であって、該
装置は、該信号源からの入力信号を受け取る信号入力端子と、該入力信号に対応
する出力信号を該外部負荷に提供する信号出力端子とを有しており、該装置はさ
らに、 第1のエミッタ電流を第1の駆動トランジスタに提供し、第1のバイアス電流
を第1の出力トランジスタに提供する第1のバイアス電流源と、 第2のエミッタ電流を第2の駆動トランジスタから受け取り、第2のバイアス
電流を第2の出力トランジスタから受け取る第2のバイアス電流源とからなり、
該入力信号は該第1の駆動トランジスタと該第2の駆動トランジスタにバイアス
をかけ、該出力端子は該第1の出力トランジスタのエミッタと該第2の出力トラ
ンジスタのエミッタとに電気的に接続されており、該装置はさらに、 該第1の駆動トランジスタのエミッタと該第2の駆動トランジスタのエミッタ
との間に電気的に接続されている、制御電圧を提供する制御電圧源とからなり、
該第1のバイアス電流と該第2のバイアス電流は、該制御電圧の所定の関数とし
て変化することを特徴とする装置。 - 【請求項2】 請求項1に記載の装置において、該第1の駆動トランジスタ
はPNPタイプのトランジスタを含み、該第2の駆動トランジスタはNPNタイ
プのトランジスタを含み、該第1の出力トランジスタはNPNタイプのトランジ
スタを含み、該第2の出力トランジスタはPNPタイプのトランジスタを含むこ
とを特徴とする装置。 - 【請求項3】 請求項1に記載の装置において、該装置はさらに、該第1の
出力トランジスタのコレクタと該第2の出力トランジスタのコレクタとの間に電
気的に接続された供給電圧源を含むことを特徴とする装置。 - 【請求項4】 請求項1に記載の装置において、該所定の関数はほぼ指数的
な関係を含むことを特徴とする装置。 - 【請求項5】 請求項1に記載の装置において、該第1の出力トランジスタ
を通る静止電流と該第2の出力トランジスタを通る静止電流とは、該第1の電流
源および該第2の電流源から実質的に独立していることを特徴とする装置。 - 【請求項6】 請求項1に記載の装置において、該制御電圧源は、抵抗器と
、PNPタイプのトランジスタと、NPNタイプのトランジスタとを含み、該抵
抗器は該PNPタイプのトランジスタのコレクタと該NPNタイプのトランジス
タのコレクタとの間に電気的に接続されており、該PNPタイプのトランジスタ
のベースは該NPNタイプのトランジスタの該コレクタに電気的に接続されてお
り、該NPNタイプのトランジスタのベースは該PNPタイプのトランジスタの
該コレクタに電気的に接続されており、該PNPタイプのトランジスタのエミッ
タは該第1の駆動トランジスタの該エミッタに電気的に接続されており、該NP
Nタイプのトランジスタのエミッタは該第2の駆動トランジスタの該エミッタに
電気的に接続されていることを特徴とする装置。 - 【請求項7】 外部負荷からの信号源を緩衝して分離する装置であって、該
装置は、該信号源からの入力信号を受け取る信号入力端子と、該外部負荷に出力
信号を提供する信号出力端子とを有しており、該装置はさらに、 第1の零入力コレクタ電流を有する第1のNPNタイプのトランジスタと、第
2の零入力コレクタ電流を有する第1のPNPタイプのトランジスタとを含む出
力段からなり、該第1のNPNタイプのトランジスタのエミッタは該第1のPN
Pタイプのトランジスタのエミッタに電気的に接続されており、該第1のNPN
タイプのトランジスタのコレクタは第1の電圧供給源に接続されており、該第1
のPNPタイプのトランジスタのコレクタは第2の電圧供給源に接続されており
、該装置はさらに、 入力段からなり、該入力段は、 I.第2のPNPタイプのトランジスタと第1の電流源とを含み、第2のP
NPタイプのトランジスタのエミッタは第1の電流源出力端子と第1のNPNタ
イプのトランジスタのベースとに電気的に接続されており、第2のPNPタイプ
のトランジスタのコレクタは該第2の電圧供給源に電気的に接続されており、第
2のPNPタイプのトランジスタのベースは該信号入力端子に電気的に接続され
ており、第1の電流源入力端子は該第2の電圧供給源に電気的に接続されており
、 II.第2のNPNタイプのトランジスタと第2の電流源とを含み、第2のN
PNタイプのトランジスタのエミッタは第2の電流源入力端子と第1のPNPタ
イプのトランジスタのベースとに電気的に接続されており、第2のNPNタイプ
のトランジスタのコレクタは該第1の電圧供給源に電気的に接続されており、第
2のNPNタイプのトランジスタのベースは該信号入力端子に電気的に接続され
ており、第2の電流源出力端子は該第2の電圧供給源に電気的に接続されている
ものであり、該装置はさらに、 制御電圧を提供する制御電圧源からなり、該制御電圧源は正の端子と負の端子
とを有しており、該正の端子は該第1のNPNタイプのトランジスタのベースに
電気的に接続されており、該負の端子は該第1のPNPタイプのトランジスタの
ベースに電気的に接続されており、該第1の静止コレクタ電流と該第2の静止コ
レクタ電流とは、該制御電圧の所定の関数として変化することを特徴とする装置
。 - 【請求項8】 請求項7に記載の装置において、該所定の関数はほぼ指数的
な関係を含むことを特徴とする装置。 - 【請求項9】 請求項7に記載の装置において、該制御電圧源は、抵抗器と
、第3のPNPタイプのトランジスタと、第3のNPNタイプのトランジスタと
を含み、該抵抗器は、該第3のPNPタイプのトランジスタのコレクタと該第3
のNPNタイプのトランジスタのコレクタとの間に電気的に接続されており、該
第3のPNPタイプのトランジスタのベースは該第3のNPNタイプのトランジ
スタの該コレクタに電気的に接続されており、該第3のNPNタイプのトランジ
スタのベースは該第3のPNPタイプのトランジスタの該コレクタに電気的に接
続されており、該第3のPNPタイプのトランジスタのエミッタは該第1の駆動
トランジスタの該エミッタに電気的に接続されており、該第3のNPNタイプの
トランジスタのエミッタは該第2の駆動トランジスタの該エミッタに電気的に接
続されていることを特徴とする装置。 - 【請求項10】 外部負荷からの信号源を緩衝し分離する緩衝段であって、
該緩衝段は、該信号源から入力信号を受け取る信号入力端子と、該入力信号に対
応する出力信号を該外部負荷に提供する信号出力端子とを有しており、該緩衝段
は、 所定のバイアス電流で動作するようにそれぞれ配置された少なくとも2つの駆
動トランジスタを含む入力部と、 所定の静止電流で動作するようにそれぞれ配置された少なくとも2つの出力ト
ランジスタを含む出力部と、 該入力部と該出力部とに接続されており、該駆動トランジスタを通って流れる
バイアス電流の大きさからはほぼ独立して、該出力トランジスタを通って流れる
静止電流を設定するように構成され配置された電圧源とからなることを特徴とす
る緩衝段。 - 【請求項11】 請求項10に記載の緩衝段において、該電圧源から提供さ
れた電圧を調節することが、該2つの駆動トランジスタを通るバイアス電流を異
なった比率で分割させることを特徴とする緩衝段。 - 【請求項12】 請求項10に記載の緩衝段において、該出力トランジスタ
を通る該静止電流は、該駆動トランジスタのそれぞれのエミッタ面積が、該出力
トランジスタのそれぞれのエミッタ面積よりも小さい限り、該ドライバ・トラン
スミッタのそれぞれのエミッタ面積の大きさからほぼ独立していることを特徴と
する緩衝段。 - 【請求項13】 請求項10に記載の緩衝段において、動作において、該出
力トランジスタのベース・エミッタ電圧の合計は、該駆動トランジスタのベース
・エミッタ電圧の合計に等しいことを特徴とする緩衝段。 - 【請求項14】 請求項10に記載の緩衝段において、動作において、該駆
動トランジスタのそれぞれのバイアス電流とコレクタ電流との間の異なった電流
は該電圧源を通って流れることを特徴とする緩衝段。 - 【請求項15】 請求項10に記載の緩衝段において、該駆動トランジスタ
の該ベースは共に接続されており、緩衝段の該入力を形成することを特徴とする
緩衝段。 - 【請求項16】 請求項10に記載の緩衝段において、該出力トランジスタ
の該エミッタは共に接続されており、緩衝段の該出力を形成することを特徴とす
る緩衝段。 - 【請求項17】 請求項10に記載の緩衝段において、該緩衝段はさらに該
駆動トランジスタのそれぞれを通るバイアス電流を提供する電流源を含むことを
特徴とする緩衝段。 - 【請求項18】 請求項10に記載の緩衝段において、バイアス電流の少な
くともいくつかが該駆動トランジスタを通って流れるように、該駆動トランジス
タのそれぞれの該エミッタは電流源に接続されていることを特徴とする緩衝段。 - 【請求項19】 請求項10に記載の緩衝段において、該電圧源は該駆動ト
ランジスタの該エミッタ間、ならびに該出力トランジスタの該ベース間に接続さ
れていることを特徴とする緩衝段。 - 【請求項20】 請求項10に記載の緩衝段において、該出力トランジスタ
は逆の導電性タイプであることを特徴とする緩衝段。 - 【請求項21】 請求項10に記載の緩衝段において、該電圧源は逆の導電
性タイプの2つの電圧源トランジスタと、一方の電圧源トランジスタの該コレク
タと他方の電圧源トランジスタの該ベースとの間、ならびに他方の電圧源トラン
ジスタの該コレクタと一方の電圧源トランジスタの該ベースとの間に接続された
抵抗器とを含むことを特徴とする緩衝段。 - 【請求項22】 請求項10に記載の緩衝段において、該駆動トランジスタ
を通るバイアス電流は等しいことを特徴とする緩衝段。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/293,033 US6160451A (en) | 1999-04-16 | 1999-04-16 | Operational amplifier output stage |
US09/293,033 | 1999-04-16 | ||
PCT/US2000/009992 WO2000064043A1 (en) | 1999-04-16 | 2000-04-14 | Improved operational amplifier output stage |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002542700A true JP2002542700A (ja) | 2002-12-10 |
JP2002542700A5 JP2002542700A5 (ja) | 2007-06-14 |
JP4718016B2 JP4718016B2 (ja) | 2011-07-06 |
Family
ID=23127346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000613068A Expired - Fee Related JP4718016B2 (ja) | 1999-04-16 | 2000-04-14 | 改良型演算増幅器出力段 |
Country Status (9)
Country | Link |
---|---|
US (1) | US6160451A (ja) |
EP (1) | EP1088391B1 (ja) |
JP (1) | JP4718016B2 (ja) |
CN (1) | CN1229912C (ja) |
DE (1) | DE60042386D1 (ja) |
EA (1) | EA003440B1 (ja) |
ES (1) | ES2329869T3 (ja) |
HK (1) | HK1038992A1 (ja) |
WO (1) | WO2000064043A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194799A (ja) * | 2006-01-18 | 2007-08-02 | New Japan Radio Co Ltd | 演算増幅器 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6586998B2 (en) * | 2001-03-02 | 2003-07-01 | Micrel, Incorporated | Output stage and method of enhancing output gain |
GB0203605D0 (en) * | 2002-02-15 | 2002-04-03 | Wood John | Hierarchical clocking system |
FR2851859B1 (fr) * | 2003-02-27 | 2006-03-03 | St Microelectronics Sa | Circuit d'interface |
US7224227B1 (en) * | 2005-01-12 | 2007-05-29 | National Semiconductor Corporation | Apparatus and method for correction of error caused by reverse saturation current mismatch |
DE102009055891A1 (de) * | 2009-11-26 | 2011-06-09 | Siemens Aktiengesellschaft | Breitbandiger, hochlinearer LED-Verstärker mit hoher Ausgangsleistung in kompakter Bauform |
US20120007660A1 (en) * | 2010-07-08 | 2012-01-12 | Derek Hummerston | Bias Current Generator |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6182510A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 電圧源回路 |
JPS62100007A (ja) * | 1985-10-25 | 1987-05-09 | Masaki Fujimaki | Fet相補償回路におけるバイアス回路 |
JPS63172509A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electric Ind Co Ltd | バツフア回路 |
JPH02186706A (ja) * | 1988-11-10 | 1990-07-23 | Burr Brown Corp | バイアス電圧発生回路及びその方法 |
JPH0319412A (ja) * | 1989-05-12 | 1991-01-28 | Burr Brown Corp | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 |
JPH04314206A (ja) * | 1991-04-12 | 1992-11-05 | Sony Corp | ドライブ回路 |
US5323122A (en) * | 1993-11-02 | 1994-06-21 | Analog Devices, Inc. | Rapid slewing unity gain buffer amplifier with boosted parasitic capacitance charging |
JPH06204759A (ja) * | 1993-01-08 | 1994-07-22 | Toyota Motor Corp | プッシュプル回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4502020A (en) * | 1983-10-26 | 1985-02-26 | Comlinear Corporation | Settling time reduction in wide-band direct-coupled transistor amplifiers |
US5418495A (en) * | 1994-05-18 | 1995-05-23 | Elantec | Input stage improvement for current feedback amplifiers |
US5614866A (en) * | 1994-10-25 | 1997-03-25 | Elantec, Inc. | Ultra high gain amplifier |
-
1999
- 1999-04-16 US US09/293,033 patent/US6160451A/en not_active Expired - Lifetime
-
2000
- 2000-04-14 WO PCT/US2000/009992 patent/WO2000064043A1/en active Application Filing
- 2000-04-14 EP EP00928172A patent/EP1088391B1/en not_active Expired - Lifetime
- 2000-04-14 CN CN00800597.4A patent/CN1229912C/zh not_active Expired - Lifetime
- 2000-04-14 JP JP2000613068A patent/JP4718016B2/ja not_active Expired - Fee Related
- 2000-04-14 DE DE60042386T patent/DE60042386D1/de not_active Expired - Lifetime
- 2000-04-14 EA EA200100046A patent/EA003440B1/ru not_active IP Right Cessation
- 2000-04-14 ES ES00928172T patent/ES2329869T3/es not_active Expired - Lifetime
-
2001
- 2001-12-20 HK HK01108947A patent/HK1038992A1/xx unknown
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6182510A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 電圧源回路 |
JPS62100007A (ja) * | 1985-10-25 | 1987-05-09 | Masaki Fujimaki | Fet相補償回路におけるバイアス回路 |
JPS63172509A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electric Ind Co Ltd | バツフア回路 |
JPH02186706A (ja) * | 1988-11-10 | 1990-07-23 | Burr Brown Corp | バイアス電圧発生回路及びその方法 |
JPH0319412A (ja) * | 1989-05-12 | 1991-01-28 | Burr Brown Corp | 高スリューレート及び高帯域幅のユニティー・ゲイン増幅器 |
JPH04314206A (ja) * | 1991-04-12 | 1992-11-05 | Sony Corp | ドライブ回路 |
JPH06204759A (ja) * | 1993-01-08 | 1994-07-22 | Toyota Motor Corp | プッシュプル回路 |
US5323122A (en) * | 1993-11-02 | 1994-06-21 | Analog Devices, Inc. | Rapid slewing unity gain buffer amplifier with boosted parasitic capacitance charging |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194799A (ja) * | 2006-01-18 | 2007-08-02 | New Japan Radio Co Ltd | 演算増幅器 |
Also Published As
Publication number | Publication date |
---|---|
EP1088391A4 (en) | 2004-11-24 |
CN1229912C (zh) | 2005-11-30 |
US6160451A (en) | 2000-12-12 |
ES2329869T3 (es) | 2009-12-02 |
EA200100046A1 (ru) | 2002-02-28 |
JP4718016B2 (ja) | 2011-07-06 |
EP1088391A1 (en) | 2001-04-04 |
HK1038992A1 (en) | 2002-04-04 |
CN1300465A (zh) | 2001-06-20 |
WO2000064043A1 (en) | 2000-10-26 |
EA003440B1 (ru) | 2003-04-24 |
WO2000064043A8 (en) | 2001-06-21 |
DE60042386D1 (de) | 2009-07-30 |
EP1088391B1 (en) | 2009-06-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0648449B2 (ja) | 高精度バンドギヤツプ電圧基準回路 | |
US3997849A (en) | Push-pull amplifier | |
US4379268A (en) | Differential amplifier circuit | |
EP0144647B1 (en) | Differential amplifier | |
JPH0695610B2 (ja) | バイアス電圧発生回路及びその方法 | |
US5162751A (en) | Amplifier arrangement | |
JP2869664B2 (ja) | 電流増幅器 | |
JP4718016B2 (ja) | 改良型演算増幅器出力段 | |
JPS6212692B2 (ja) | ||
JP2644191B2 (ja) | バッファアンプ | |
JPS6154286B2 (ja) | ||
JP5001822B2 (ja) | バイアス回路、差動増幅器 | |
US5638026A (en) | High input impedance circuit and semiconductor integrated device provided therewith | |
EP3168576A1 (en) | Differential amplifier for hall effect bridge transducer | |
JP2002108464A (ja) | 定電流回路 | |
JP2703953B2 (ja) | 電流増幅回路 | |
JP3140107B2 (ja) | 差動増幅器 | |
JP2623954B2 (ja) | 利得可変増幅器 | |
KR100529410B1 (ko) | 완전 차동형 바이폴라 전류-제어 전류 증폭기 | |
WO2003065571A1 (en) | Output stage with stable quiescent current | |
JPH10303655A (ja) | 増幅回路 | |
JP3116595B2 (ja) | 演算増幅回路 | |
JP2001195141A (ja) | バンドギャップリファレンス回路 | |
JP2002076801A (ja) | 差動増幅器 | |
JPH01278108A (ja) | 差動増幅回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040323 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070413 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070413 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090824 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091124 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100224 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100224 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110107 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110307 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110331 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |