ES2329869T3 - Etapa de salida mejorada de un amplificador operacional. - Google Patents
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Abstract
Un aparato para separar y aislar una fuente de señales de una carga externa, presentando dicho aparato un terminal (108) de entrada de señales para recibir una señal de entrada desde dicha fuente de señales y un terminal (110) de salida de señales para proporcionar una señal de salida, correspondiente a dicha señal de entrada, a dicha carga externa, que comprende: una sección de entrada que incluye al menos dos transistores (Q3, Q4) excitadores dispuestos cada uno para funcionar con una corriente de polarización predeterminada; una sección de salida que incluye al menos dos transistores (Q1, Q2) de salida dispuestos cada uno para funcionar con una corriente de reposo predeterminada; una primera fuente (11) de corriente de polarización que proporciona una primera corriente de emisor a un primer transistor (Q3) excitador y una primera corriente de polarización a un primer transistor (Q1) de salida; una segunda fuente (12) de corriente de polarización que recibe una segunda corriente de emisor desde un segundo transistor (Q4) excitador y una segunda corriente de polarización desde un segundo transistor (Q2) de salida, polarizando dicha señal de entrada dicho primer transistor (Q3) excitador y dicho segundo transistor (Q4) excitador, y estando acoplado eléctricamente dicho terminal de salida a un emisor de dicho primer transistor (Q1) de salida y a un emisor de dicho segundo transistor (Q2) de salida; y, un medio (106) para proporcionar una tensión (V1) de control, acoplado eléctricamente entre un emisor de dicho primer transistor (Q3) excitador y un emisor de dicho segundo transistor (Q4) excitador, caracterizado porque dicho medio (106) que proporciona una tensión (V1) de control comprende una fuente (106) de tensión constante adaptada para mantener dicha tensión (V1) de control constante a medida que varía la corriente que fluye a través del mismo, para hacer que las corrientes de reposo que fluyen a través de los transistores (Q1, Q2) de salida sean independientes del tamaño de las corrientes de polarización que fluyen a través de los transistores (Q3, Q4) excitadores.
Description
Etapa de salida mejorada de un amplificador
operacional.
La presente invención se refiere a un aparato y
procedimiento para separar y aislar una fuente de señales de una
carga externa y, más en particular, a un aparato y procedimiento
para separar y aislar una fuente de señales de una carga externa de
manera que las características de separación y de aislamiento sean
sustancialmente independientes de las fluctuaciones de fuentes de
corriente de polarización interna, y a una fuente de tensión que se
utiliza en el mismo.
En general, el rendimiento de una fuente de
señales depende de las características de la carga externa conectada
a la salida de la fuente de señales. Cuando se sabe que la carga
externa presenta características variables, normalmente es deseable
colocar un circuito intermedio entre la salida de la fuente de
señales y la carga externa. Tal circuito intermedio aísla la fuente
de señales de la carga externa y proporciona una carga constante
intermedia, garantizando de este modo un rendimiento homogéneo de la
fuente de señales. Un circuito intermedio puede proporcionar una
capacidad de excitación superior con respecto a la salida de la
fuente de señales. Amplificadores y amplificadores operacionales
son ejemplos de una fuente de señales dependiente de la carga. Un
amplificador o un amplificador operacional se utilizan para
amplificar una señal recibida y aplicar la señal amplificada a una
carga externa. Un amplificador o un amplificador operacional
incluyen normalmente dos o más bloques o etapas distintos
conectados en serie. Una realización de un amplificador operacional,
mostrado en la figura 1, presenta n bloques de ganancia y una etapa
de salida, donde n es un número entero mayor que o igual a uno.
En la técnica se conocen numerosas topologías y
clases de etapas de salida. Varias de las topologías de etapas de
salida más comunes se describen en este documento. En general, un
diseñador de circuitos trata de minimizar el tamaño de un dado de
silicio ya que un dado más pequeño presenta mejores rendimientos de
producción y da como resultado productos finales físicamente más
pequeños. Por lo tanto, el área total necesaria para implementar
una etapa de salida en silicio es una consideración importante
cuando se elige una topología particular. Por lo tanto, para medir
cada topología, un criterio acertado es comparar los tamaños
relativos de determinadas topologías de etapas de salida. Por
consiguiente, al tratar los tamaños relativos en los siguientes
ejemplos, la geometría de transistor mínima de un transistor (que
se define normalmente por el área de su emisor) utilizado en las
etapas de salida, se define como presentando un área de unidad de
1x. También se supone que la corriente de salida requerida máxima
de la etapa de salida es de 16 mA.
Una topología de etapa de salida incluye el
seguidor de emisor complementario, que utiliza un transistor NPN y
un transistor PNP para excitar la carga conectada al nodo SALIDA, y
se muestra en la figura 2. Para este ejemplo, se supone que los
transistores Q1 y Q2 de salida tienen cada uno un área de 8x (ocho
veces el área del transistor de geometría mínima), que el tamaño
mínimo tanto del transistor Q3 de entrada como de la fuente I1 de
corriente es de 1x, y que la corriente de salida requerida máxima es
de 16 mA. La corriente de base máxima del transistor Q1 determina
la cantidad de corriente requerida de la fuente I1 de corriente. En
este ejemplo,
donde \beta es la ganancia de
corriente de transistor. Normalmente, la \beta mínima en una
corriente de colector de 16 mA es de 40 aproximadamente. La
corriente de reposo que fluye a través de los transistores Q1 y Q2
está preferentemente en el orden de algunos cientos de pA para
minimizar la distorsión cruzada, por lo que la corriente de reposo
tiene una magnitud similar a la corriente (I1) de polarización
proporcionada por la fuente I1 de corriente de polarización. Por
motivos de simplicidad, se supone que la corriente de reposo es
igual a la corriente I1 proporcionada por la fuente de corriente.
Una fuente V1 de tensión de polarización está conectada entre las
bases de los transistores Q1 y Q2 para mantener la corriente de
reposo. Obviamente, una batería no es una implementación realista
de la fuente V1 de
tensión.
Tal y como se observa en la figura 3, una
realización de la fuente V1 de tensión comprende dos transistores
Q4 y Q5, cada uno conectado como un diodo y presentando la misma
área de emisor que los transistores Q1 y Q2 para proporcionar la
tensión necesaria de la fuente V1 de tensión de la figura 3. Sin
embargo, la realización mostrada en la figura 3 incluye cuatro
transistores grandes (Q1 = Q2 = Q4 = Q5 = 8x), un transistor de
entrada (Q3 = 1x) y una fuente de corriente (I1 = 1x) para un área
total de 34x. Por lo tanto, esta disposición requiere un área de
silicio relativamente grande para implementarse en forma de CI
(circuito integrado).
En otra realización de la etapa de salida
mostrada en la figura 4, la fuente V1 de tensión está en la forma
de un multiplicador V_{BE}, éste último ocupando un área inferior
a la de los transistores Q4 y Q5 mostrados en la realización de la
figura 3. Dos implementaciones comunes de un multiplicador V_{BE}
se muestran en las figuras 4A y 4B. El área de silicio ocupada por
transistores y fuentes de corriente para las figuras 4A y 4B es de
19x y de 20x, respectivamente, lo que supone una reducción
considerable en comparación con la realización de la figura 3. Sin
embargo, las realizaciones de V1 mostradas en las figuras 4A y 4B
incluyen resistencias R1 y R2 que están en el intervalo de decenas
de k\Omega, cuya implementación requerirá desde 6x hasta 12x de
área de silicio.
Una desventaja común para todas las
realizaciones de etapa de salida mostradas en las figuras 2 a 4 es
que una salida de cero voltios de la etapa, que es el estado
inactivo normal de un amplificador operacional sin una señal de
entrada, corresponde a una tensión de entrada de -1,3 V
aproximadamente con respecto a la tensión de salida. Esto es
necesario con el fin de polarizar de manera adecuada los
transistores Q2 y Q3. Por lo tanto, la excursión de tensión
negativa en la salida está limitada a
-(|V-|-1,3V), donde V- es la
tensión aplicada al carril negativo.
La figura 5 ilustra otra realización común
adicional de un circuito de etapa de salida que supera la limitación
de oscilación de tensión de salida de las realizaciones mostradas
en las figuras 2 a 4. Sin embargo, la realización de la figura 5
supera la limitación de oscilación de tensión de salida a expensas
de una mayor área de silicio (34x) ya que todos los transistores
deben tener el mismo tamaño. Además, la realización de la figura 5
requiere una fuente I2 de corriente adicional, que se adapta a la
fuente I1 de corriente, en el emisor del transistor Q4.
El área de silicio de 34x del circuito de la
figura 5 puede reducirse a 28x utilizando pares de transistores
Darlington. La figura 6 muestra una topología de este tipo en la que
el par de transistores Q1-Q4 Darlington sustituye
al transistor Q1 de la figura 5, y el par de transistores
Q2-Q3 Darlington sustituye al transistor Q2 de la
figura 5. Además, las fuentes I3 e I4 de corriente pueden estar ya
presentes en el amplificador operacional principal, y la etapa de
salida puede reducirse adicionalmente a un área de silicio de
26x.
Una variación del circuito de la figura 6,
mostrada en la figura 7, añade dos resistencias en los colectores
de los transistores Q7 y Q8, formando dos fuentes de corriente de
"pico", tal y como se conocen en la técnica. La corriente de
reposo de la etapa de salida de la realización de la figura 7, es
decir, la corriente de colector de los transistores Q1 y Q2,
depende menos de la adaptación y/o precisión de las fuentes I1, I2,
I3 e I4 de corriente. Normalmente, los valores de las resistencias
R1 y R2 son pequeños, por lo que el área de silicio necesaria es
también pequeña. Puesto que ambas fuentes de corriente de pico están
en serie, R1 y R2 tienen que adaptarse relativamente bien.
Las configuraciones de transistor Darlington en
las realizaciones mostradas en las figuras 6 y 7 tienen la ventaja
de añadir un tercer nivel de separación, en comparación con la
figura 5, que sólo proporciona dos niveles de separación. Este
tercer nivel de separación añade un aislamiento considerable entre
el amplificador y la carga externa. Sin embargo, las realizaciones
de las figuras 6 y 7 ganan el aislamiento adicional a expensas de
la máxima oscilación de tensión disponible en la salida del circuito
intermedio. Mientras que la salida del circuito mostrado en la
figura 5 presenta una oscilación de tensión de
+/-(|V_{suministro}|-0,85V), la tensión de
salida del circuito de la figura 6 puede oscilar solamente en
+/-(|V_{suministro}|-1,5V), donde
|V_{suministro}| = |V+| = |V-|. La
salida del circuito de la figura 7 puede oscilar incluso menos
debido a la caída de tensión extra a través de las resistencias R1 y
R2.
El documento
US-A-5 323 122 da a conocer un
aparato para separar y aislar una fuente de señales de una carga
externa tal y como se define en el preámbulo de la reivindicación 1.
Para mejorar la velocidad de variación en la salida de este
aparato, una resistencia está acoplada eléctricamente entre un
emisor de dicho primer transistor excitador y un emisor de dicho
segundo transistor excitador y, por lo tanto, a través de las bases
de los transistores de salida. La tensión a través de las bases de
los transistores de salida y, por lo tanto, la corriente de reposo
que fluye a través de las mismas varía con la corriente que fluye a
través de la resistencia.
La presente invención se refiere a un aparato
para separar y aislar una fuente de señales de una carga externa
tal y como se define en la reivindicación 1.
El aparato según la invención está en la forma
de una etapa de salida que funciona de manera similar al dispositivo
de la técnica anterior mostrado en la figura 5, pero usando un área
más pequeña.
Se proporciona una etapa separadora para separar
y aislar una fuente de señales de una carga externa. La etapa de
circuito intermedio presenta un terminal de entrada de señales para
recibir una señal de entrada de dicha fuente de señales y un
terminal de salida de señales para proporcionar una señal de salida,
correspondiente a dicha señal de entrada, a dicha carga externa. La
etapa de circuito intermedio comprende una sección de entrada que
incluye al menos dos transistores excitadores dispuestos cada uno
para funcionar con una corriente de polarización predeterminada;
una sección de salida que incluye al menos dos transistores de
salida dispuestos cada uno para funcionar con una corriente de
reposo predeterminada; y una fuente de tensión que proporciona una
tensión de control sustancialmente constante acoplada a las
secciones de entrada y de salida y construida y dispuesta para
establecer las corrientes de reposo que fluyen a través de los
transistores de salida sustancialmente independientes del tamaño de
la corriente de polarización que fluye a través de los transistores
excitadores.
En una realización, el ajuste de la tensión
proporcionada por la fuente de tensión provoca que las corrientes
de polarización que fluyen a través de los dos transistores
excitadores se dividan en diferentes proporciones entre una
trayectoria que incluye la fuente de tensión y un transistor
excitador, y una segunda trayectoria que incluye la fuente de
tensión y el otro transistor excitador.
En una realización, la corriente de reposo que
fluye a través de los transistores de salida es sustancialmente
independiente del tamaño del área de emisor de cada uno de los
transistores excitadores siempre que el área de emisor de cada uno
de los transistores excitadores sea más pequeña que el área de
emisor de cada uno de los transistores de salida.
En una realización, en funcionamiento, la suma
de las tensiones de base-emisor de transistor de
salida es igual a la suma de las tensiones de
base-emisor de transistor excitador. Y en una
realización, la corriente diferencial entre la corriente de
polarización y la corriente de colector de cada uno de los
transistores excitadores fluye a través de la fuente de
tensión.
En una realización, las bases de los
transistores excitadores están conectadas entre sí y forman la
entrada de la etapa de circuito intermedio.
En una realización, los emisores de los
transistores de salida están conectados entre sí y forman la salida
de la etapa de circuito intermedio.
En una realización, la etapa incluye además una
fuente de corriente para proporcionar la corriente de polarización
que fluye a través de cada uno de los transistores excitadores.
En una realización, el emisor de cada uno de los
transistores excitadores está acoplado a una fuente de corriente de
manera que al menos parte de la corriente de polarización fluya a
través de los transistores excitadores.
En una realización, la fuente de tensión está
conectada entre los emisores de los transistores excitadores y
entre las bases de los transistores de salida.
En una realización, los transistores de salida
son de un tipo de conductividad opuesto.
En una realización, la fuente de tensión incluye
dos transistores de fuente de tensión de un tipo de conductividad
opuesto y una resistencia conectada entre el colector de un
transistor de fuente de tensión y la base del otro transistor de
fuente de tensión y entre el colector del otro transistor de fuente
de tensión y la base del un transistor de fuente de tensión.
En una realización, las corrientes de
polarización que fluyen a través de los transistores excitadores son
iguales.
Según otro aspecto de la invención, todas las
corrientes de una etapa de salida son sustancialmente independientes
de las fuentes de corriente de polarización y se controlan desde
una fuente, es decir, una fuente de tensión.
En una realización preferida, la fuente de
tensión se controla mediante un único elemento resistivo y, en
última instancia, todas las corrientes de la etapa de salida se
controlan mediante el mismo elemento resistivo.
En una realización preferida, la fuente de
tensión para proporcionar todas las corrientes es un dispositivo de
dos terminales que presenta un terminal conectado entre la salida de
un transistor excitador y la entrada de un transistor de salida, y
el otro terminal conectado entre la salida de un segundo transistor
excitador y la entrada de un segundo transistor de salida.
Según otro aspecto, el aparato incluye un
terminal de entrada de señales para recibir una señal de entrada
desde la fuente de señales, y un terminal de salida de señales para
proporcionar una señal de salida, correspondiente a la señal de
entrada, a la carga externa. El aparato comprende dos fuentes de
corriente, dos transistores excitadores, dos transistores de salida
y una fuente de tensión de control. La primera fuente de corriente
proporciona simultáneamente una corriente de emisor al primer
transistor excitador y una corriente de polarización al primer
transistor de salida. La segunda fuente de corriente recibe
simultáneamente una corriente de emisor desde el segundo transistor
excitador y una corriente de polarización desde el segundo
transistor de salida. La señal de entrada proporciona polarización
tanto al primer transistor excitador como al segundo transistor
excitador. El terminal de salida está acoplado eléctricamente tanto
al emisor del primer transistor de salida como al emisor del
segundo transistor de salida. La fuente de tensión de control está
acoplada eléctricamente entre el emisor del primer transistor
excitador y el emisor del segundo transistor excitador. La corriente
que fluye a través de la fuente de tensión de control varía como
una función predeterminada de la tensión de control, de manera que
las corrientes de colector de reposo de los transistores de salida
permanecen sustancialmente constantes independientemente de
cualquier variación paramétrica presentada por las fuentes de
corriente de entrada y/o los transistores excitadores.
Según una realización preferida de la invención,
el primer transistor excitador incluye un transistor de tipo PNP,
el segundo transistor excitador incluye un transistor de tipo NPN,
el primer transistor de salida incluye un transistor de tipo NPN y
el segundo transistor de salida incluye un transistor de tipo
PNP.
\newpage
En otra realización de la invención, una fuente
de tensión de alimentación está acoplada eléctricamente entre el
colector del primer transistor de salida y el colector del segundo
transistor de salida.
En otra realización, la función predeterminada
incluye una relación sustancialmente exponencial.
En otra realización adicional, la fuente de
tensión de control incluye una resistencia, un transistor de tipo
PNP y un transistor de tipo NPN. En esta realización, la resistencia
está acoplada eléctricamente entre el colector del transistor de
tipo PNP y el colector del transistor de tipo NPN. La base del
transistor de tipo PNP está acoplada eléctricamente al colector del
transistor de tipo NPN, la base del transistor NPN está acoplada
eléctricamente al colector del transistor de tipo PNP, el emisor del
transistor de tipo PNP está acoplado eléctricamente al emisor del
primer transistor excitador, y el emisor del transistor de tipo NPN
está acoplado eléctricamente al emisor del segundo transistor
excitador.
Los anteriores y otros objetos de esta
invención, las diversas características de la misma, así como la
propia invención, pueden entenderse de manera más completa a partir
de la siguiente descripción, cuando se lee junto con los dibujos
adjuntos en los que:
la figura 1 ilustra una vista esquemática de un
amplificador operacional típico de la técnica anterior;
la figura 2 ilustra una vista esquemática de una
arquitectura de etapa de salida de un seguidor de emisor
complementario de la técnica anterior;
la figura 3 ilustra una vista esquemática de una
arquitectura de etapa de salida de la técnica anterior que presenta
una fuente común de tensión de polarización con dos
transistores;
la figura 4A ilustra una vista esquemática de
una implementación de la técnica anterior de una arquitectura de
etapa de salida con un multiplicador V_{BE};
la figura 4B ilustra una vista esquemática de
otra implementación de la técnica anterior de una arquitectura de
etapa de salida con un multiplicador V_{BE};
la figura 5 ilustra una vista esquemática de
otra realización común adicional de una arquitectura de etapa de
salida de la técnica anterior;
la figura 6 muestra una variación de la
arquitectura de etapa de salida de la técnica anterior mostrada en
la figura 5;
la figura 7 muestra otra variación adicional de
la arquitectura de etapa de salida de la técnica anterior mostrada
en la figura 5;
la figura 8 ilustra una vista esquemática de una
arquitectura de etapa de salida mejorada según la presente
invención;
la figura 9 ilustra una vista esquemática de una
realización preferida de la fuente 106 de tensión de control de la
figura 8;
la figura 10 muestra una representación gráfica
de la tensión a través de la fuente de tensión de control de la
figura 9;
la figura 11 muestra una representación gráfica
del error de tensión a través de la fuente de tensión de control de
la figura 9 cuando la corriente varía en un 50%;
la figura 12 muestra el error de tensión a
través de la fuente de tensión de control de la figura 9 cuando la
corriente varía en un 100%;
la figura 13 ilustra una vista esquemática de la
etapa de salida de la figura 8, modificada para incluir la
realización de la fuente de tensión de control de la figura 9;
la figura 14 muestra una representación gráfica
de la corriente de reposo que fluye a través de los transistores de
salida de la figura 13 como una función de la corriente de fuente de
tensión;
la figura 15 muestra una representación gráfica
de la corriente de reposo con respecto a la corriente de
polarización de los transistores de salida de la figura 13;
la figura 16 representa gráficamente la salida
de fuente de corriente de polarización, la corriente de fuente de
tensión de control y la corriente que fluye a través de los
transistores excitadores frente a la salida de fuente de corriente
de polarización; y
\newpage
la figura 17 ilustra gráficamente el error en
porcentaje de la corriente de reposo de transistor de salida con
respecto al cambio en porcentaje de la corriente que fluye a través
de la fuente de tensión de control.
La presente invención se refiere a una etapa de
salida mejorada para proporcionar aislamiento entre una fuente de
señales y una carga externa. Una realización preferida de una etapa
100 de salida, mostrada de manera esquemática en la figura 8,
incluye una sección 102 de entrada, una sección 104 de salida y una
fuente 106 de tensión de control. La sección 102 de entrada recibe
una señal de entrada desde una fuente de señales (no mostrada) y
controla el funcionamiento de la sección 104 de salida en función de
esta señal de entrada. La sección 104 de salida proporciona una
alta capacidad de excitación de corriente a una carga externa (no
mostrada) y, como resultará evidente en lo sucesivo, la fuente 106
de tensión de control es un componente común para la sección 102 de
entrada y la sección 104 de salida. Según un especto de la presente
invención, la fuente 106 de tensión de control fija las sumas de
tensión de base-emisor tanto en la sección 102 de
entrada como en la sección 104 de salida, y proporciona una
trayectoria común para la corriente definida por la diferencia entre
la corriente de polarización y la corriente de colector de los
transistores Q3 y Q4 excitadores en la sección 102 de entrada.
La sección 102 de entrada incluye un transistor
Q3 bipolar PNP y un transistor Q4 bipolar NPN, una primera fuente
I1 de corriente y una segunda fuente I2 de corriente. Las bases de
los transistores Q3 y Q4 están acopladas eléctricamente entre sí y
están acopladas a un puerto 108 de entrada para recibir una señal de
entrada. El emisor del transistor Q3 está acoplado eléctricamente a
la salida de la primera fuente I1 de corriente, el colector del
transistor Q3 está acoplado eléctricamente a un carril de tensión
negativa, es decir, una primera fuente V- de suministro de tensión,
y la entrada de la primera fuente de corriente está acoplada
eléctricamente a un carril de tensión positiva, es decir, una
segunda fuente V+ de suministro de tensión. El colector del
transistor Q4 está acoplado eléctricamente a la segunda fuente V+ de
suministro de tensión, el emisor del transistor Q4 está acoplado
eléctricamente a la entrada de la segunda fuente I2 de corriente, y
la salida de la segunda fuente I2 de corriente está acoplada
eléctricamente a la primera fuente V- de suministro de tensión.
La sección 104 de salida de la etapa 100 incluye
un transistor Q1 bipolar NPN y un transistor Q2 bipolar PNP. Los
emisores de los transistores Q1 y Q2 están acoplados eléctricamente
entre sí y están acoplados eléctricamente a un puerto 110 de salida
para proporcionar una señal de salida a una carga externa. El
colector del transistor Q1 está acoplado eléctricamente a la
segunda fuente V+ de suministro de tensión y el colector del
transistor Q2 está acoplado eléctricamente a la primera fuente V-
de suministro de tensión. La base del transistor Q1 está acoplada
eléctricamente a la salida de la primera fuente I1 de corriente y al
emisor del transistor Q3. La base del transistor Q2 está acoplada
eléctricamente a la entrada de la segunda fuente I2 de corriente y
al emisor del transistor Q4.
La fuente 106 de tensión de control incluye un
terminal positivo y un terminal negativo. El terminal positivo de
la fuente 106 está acoplado eléctricamente a la base del transistor
Q1, al emisor del transistor Q3 y a la salida de la primera fuente
I1 de corriente. El terminal negativo de fuente 106 está acoplado
eléctricamente a la base del transistor Q2, al emisor del
transistor Q4 y a la entrada de la segunda fuente I2 de
corriente.
Según un aspecto de la invención, la tensión V1
a través de la fuente 106 de tensión de control se establece de
manera que la corriente de reposo deseada fluya a través de los
transistores Q1 y Q2 de salida. El ajuste de la tensión V1 provoca
que las corrientes I1 y I2 de polarización se dividan en
proporciones diferentes entre las trayectorias que incluyen al
transistor Q3 y a la fuente 106, y las trayectorias que incluyen al
transistor Q4 y a la fuente 106, respectivamente. En gran medida,
todas las corrientes de la etapa 100 de salida son independientes
de las fuentes I2 e I2 de corriente, y pueden controlarse por la
tensión V1 que atraviesa la fuente 106 de tensión de control.
Además, la corriente divida entre las trayectorias que incluyen al
transistor Q3 y la fuente 106, y las trayectorias que incluyen al
transistor Q4 y la fuente 106, puede controlarse modificando el
área de emisor de cada uno de los transistores Q3 y Q4. La
modificación del tamaño de cada uno de los transistores Q3 y Q4 y/o
la variación de las fuentes I1 y/o I2 de corriente no afecta a la
corriente de reposo que fluye a través de los transistores Q1 y Q2.
Esta es una diferencia fundamental entre la presente invención y la
etapa de salida de la técnica anterior mostrada en la figura 5. Por
lo tanto, en la realización de la figura 8, el área de emisor de
cada uno de los transistores Q3 y Q4 excitadores es arbitraria e
independiente del área de emisor de cada uno de los transistores Q1
y Q2 de salida, siempre que el área de emisor de cada uno de los
transistores Q3 y Q4 excitadores sea más pequeña que el área de
emisor de cada uno de los transistores Q1 y Q2 de salida, lo que
proporciona una grado importante de libertad de diseño. Si las
áreas de emisor de los transistores Q3 y Q4 excitadores son más
pequeñas que las áreas de emisor de los transistores Q1 y Q2 de
salida, las corrientes de colector de Q3 y Q4 son inferiores a las
corrientes correspondientes del circuito mostrado en la figura 5.
La corriente extra fluye a través de la fuente 106 de tensión de
control. Puesto que el área de emisor se traduce directamente en
área de silicio, la invención utiliza un área de silicio
relativamente más pequeña que la utilizada para implementar el
circuito de la técnica anterior mostrado en la figura 5.
En este documento se utilizará la siguiente
notación para describir el funcionamiento detallado de la etapa 100
de salida:
I_{c1}, I_{c2}, I_{c3}, I_{c4} =
corriente de colector de transistor Q1, Q2, Q3 y Q4,
respectivamente;
I_{V1} = corriente que fluye a través de la
fuente V1 de tensión;
I_{SN} = corriente de saturación de transistor
NPN;
I_{SP} = corriente de saturación de transistor
PNP;
V_{T} = tensión térmica, 25,9 mV;
\beta = ganancia de corriente de
transistor;
x = área de emisor de cada uno de los
transistores Q3 y Q4 excitadores; y
z = área de emisor de cada uno de los
transistores Q1 y Q2 de salida.
\vskip1.000000\baselineskip
En general, las corrientes de colector de todos
los transistores Q1, Q2, Q3 y Q4 pueden expresarse como:
\vskip1.000000\baselineskip
donde z es el área de emisor de
cada uno de los transistores Q1 y Q2, x es el área de emisor de cada
uno de los transistores Q3 y Q4, y VT es la tensión térmica
definida
como:
La suma de las tensiones de
base-emisor de los transistores Q1 y Q2 de salida es
igual a la fuente V1 de tensión:
La ecuación (7) puede reescribirse sustituyendo
las tensiones de base-emisor de los transistores Q1
y Q2 de las ecuaciones (2) y (3) de la siguiente manera:
La corriente de colector de cualquier transistor
es igual al producto de su corriente de base y de su ganancia
\beta de corriente. El factor de ganancia de corriente varía para
cada transistor y oscila normalmente entre 40 y 300. Por
consiguiente, las corrientes de base de los transistores Q1, Q2, Q3
y Q4 son pequeñas con respecto a las corrientes de colector
correspondientes por lo que, en una primera aproximación, las
corrientes de base pueden despreciarse. En este caso, las
corrientes de colector de los transistores Q1 y Q2 de salida pueden
considerarse iguales. Por lo tanto, la corriente I_{q} de reposo
puede definirse como:
La corriente de reposo es la corriente reactiva
CC que fluye a través de los transistores de salida (es decir,
desde el colector hasta el emisor del transistor Q1 y desde el
emisor hasta el colector del transistor Q2) cuando no se aplica
ninguna señal en la entrada de la etapa 100 de salida. Sustituyendo
la definición (9) en la ecuación (8), la corriente de reposo puede
calcularse como:
La ecuación (10) implica que la corriente de
reposo es una función de la fuente V1 de tensión y del tamaño del
transistor de salida. La ecuación (10) también implica que la
corriente de reposo es independiente del tamaño de los transistores
Q3 y Q4 excitadores y de las fuentes I1 e I2 de corriente de
polarización. Esta independencia proporciona un grado importante de
libertad de diseño; el tamaño de transistor excitador y las fuentes
de corriente de polarización pueden seleccionarse independientemente
del tamaño y de la corriente de reposo de los transistores de
salida.
La corriente de colector de los transistores Q3
y Q4 excitadores puede calcularse en función de la fuente 106 de
tensión de control de polarización. La suma de las tensiones de
base-emisor de los transistores Q3 y Q4 es igual a
V1 tal y como se muestra en la ecuación (11).
La ecuación (11) puede reescribirse sustituyendo
las tensiones de base-emisor de los transistores Q3
y Q4 de las ecuaciones (4) y (5) de la siguiente manera:
Para la mayoría de las aplicaciones, las fuentes
I1 e I2 de corriente de polarización son iguales. El caso en el que
las fuentes de corriente de polarización no son iguales se considera
un efecto de segundo orden y se tratará en mayor detalle
posteriormente. La corriente I_{B} de polarización puede definirse
como:
Si se desprecian las corrientes de base de todos
los transistores, entonces la corriente que fluye a través de la
fuente 106 de tensión puede calcularse de la siguiente manera
(haciendo referencia la figura 8):
Comparando las ecuaciones (14) y (15) se
demuestra que la corriente de colector del transistor Q3 es igual a
la corriente de colector del transistor Q4. Por lo tanto, las
corrientes I_{c3} e I_{c4} pueden calcularse a partir de la
ecuación (12) de la siguiente manera:
\vskip1.000000\baselineskip
Dividiendo la ecuación (10) por la ecuación (16)
se proporciona la siguiente relación entre la corriente de reposo y
la corriente de colector:
\vskip1.000000\baselineskip
Comparando las ecuaciones (7) y (11) se
demuestra que la suma de las tensiones de
base-emisor de transistor de salida es igual a la
suma de las tensiones de base-emisor de transistor
excitador. Por lo tanto, la relación de las corrientes de colector
de los transistores de salida, Q1 y Q2, con respecto a las
corrientes de colector de los transistores excitadores, Q3 y Q4,
debe ser igual a la relación de sus áreas de emisor respectivas, lo
que se expresa de manera explícita en la ecuación (17).
La misma relación entre la corriente de reposo y
la corriente de colector excitador está presente en el circuito
mostrado en la figura 5. En el caso de la figura 5, la corriente de
colector de los transistores excitadores es igual a la corriente de
las fuentes de polarización, I1 e I2. Si las fuentes I1 e I2 de
corriente de polarización son iguales, entones I_{c3} = I_{c4}
= I_{B}. Sin embargo, un cambio en el tamaño del área de emisor
de transistor excitador, "x", en el circuito de la figura 5,
daría como resultado un cambio de la corriente I_{q} de reposo.
Esto sucede porque las fuentes de corriente de polarización están
conectadas solamente a los transistores excitadores. En el caso de
la realización de la figura 8 de la presente invención, el mismo
cambio en el tamaño del área de emisor de transistor excitador no
modificaría la corriente I_{q} de reposo. En cambio, las
corrientes de colector de los transistores excitadores, I_{c3} e
I_{c4}, cambian según la ecuación (17). La "corriente
diferencial" entre la corriente de polarización y la corriente de
colector de los transistores excitadores fluye a través de la
fuente 106 de tensión. La corriente que fluye a través de la fuente
106 de tensión de control puede calcularse sustituyendo la ecuación
(16) en la ecuación (14) de la siguiente manera:
\vskip1.000000\baselineskip
Tal y como se ha descrito anteriormente, el
funcionamiento adecuado de la presente invención depende del hecho
de que la corriente I_{V1}, que fluye a través de la fuente 106 de
tensión de control, puede variar. Por lo tanto, la fuente de
tensión de control debe poder mantener una tensión V1 constante a
medida que varía la corriente I_{V1}. La figura 9 ilustra una
vista esquemática de una realización preferida de la fuente 106 de
tensión de control para su utilización en la realización de la
figura 8. Los transistores Q19, Q20 y la resistencia R forman una
fuente de tensión que produce una tensión V1 entre los nodos A y B
(haciendo referencia a las figuras 8 y 9) que puede controlarse en
función del valor de la resistencia R. La tensión a través de los
nodos A y B es relativamente constante para una amplia gama de
corrientes que fluyen a través de la fuente 106 de tensión. Con el
fin de describir esta realización de fuente 106 de tensión de
control se utilizará la siguiente notación además de la notación
utilizada para describir el funcionamiento detallado de la etapa
100 de salida:
V_{R} = tensión a través de la resistencia
R;
I_{R} = corriente de resistencia; y
e = logaritmo natural en base e = 2,718.
\newpage
La tensión entre los nodos A y B,
V_{(A-B)}, puede calcularse de la siguiente
manera:
\vskip1.000000\baselineskip
Las ecuaciones (19) y (20) muestran que las
tensiones de base-emisor se suman y que la tensión
de resistencia se resta del valor total de
V_{(A-B)}, por lo que si aumenta la corriente de
colector, también aumentarán las tensiones de
base-emisor. Casi toda la corriente de colector
fluye a través de la resistencia R. Cuando aumenta la corriente de
colector también aumenta la tensión a través de la resistencia R.
Puesto que la tensión de resistencia se resta de las tensiones de
base-emisor, éstas tienden a cancelarse entre sí, lo
que mantiene la tensión a través de los nodos A y B en un valor
relativamente constante.
De una manera más exacta, la corriente de
colector y la corriente de resistencia pueden definirse de la
siguiente manera:
\vskip1.000000\baselineskip
donde I es la corriente que fluye
hacia el nodo A y que sale a través del nodo
B.
Sustituyendo las ecuaciones (21), (22) y (23) en
la ecuación (20), la tensión entre los nodos A y B se convierte
en:
\vskip1.000000\baselineskip
Tal y como se ha mencionado anteriormente, las
tensiones de base-emisor y la tensión de resistencia
tienden a cancelarse; existe una corriente particular para la que
la cancelación es perfecta. Esta corriente particular puede
calcularse igualando la derivada de la tensión entre los nodos A y
B, con respecto a la corriente, a cero.
\vskip1.000000\baselineskip
Sustituyendo la expresión (24) por
V(_{A-B}) en la ecuación (25), se obtiene
la siguiente ecuación:
y resolviendo (26) para la
corriente I se
obtiene:
donde I_{0} es la corriente
nominal que fluye a través de la fuente de tensión de control para
la cual la cancelación de tensión es
ideal.
Sustituyendo I_{0} de la ecuación (27) en la
ecuación (24), la tensión a través de los nodos A y B, para la cual
la cancelación es perfecta, puede calcularse de la siguiente
manera:
La ecuación (28) puede simplificarse observando
que la contribución del último término logarítmico entre paréntesis
es muy pequeña. Supóngase que P es mucho mayor que uno (\beta
>> 1) y que, para este ejemplo, \betamin = 10. Para
corrientes de cientos de \muA, según la ecuación (27), la
resistencia R está en el orden de k\Omega (10^{3}) o menos. El
orden de magnitud de las corrientes de saturación de transistor,
I_{SP(N)}, es de 10^{-16} aproximadamente. Utilizando
estos números en la ecuación (28), pueden calcularse el primer y el
último término logarítmico entre paréntesis. El primer término es 27
aproximadamente y el último es 0,1 aproximadamente. Existe una
diferencia de dos órdenes de magnitud entre el primer y el último
término logarítmico. Por lo tanto, el último término logarítmico
puede ignorarse. Además, teniendo en cuenta las propiedades de la
función logarítmica, In(e) = 1, la ecuación (28) puede
escribirse de la siguiente manera:
La ecuación anterior demuestra que la tensión
entre los nodos A y B puede establecerse por la resistencia R.
Utilizando la misma aproximación, es decir, despreciando el efecto
de las corrientes de base, la ecuación (24), que describe la
dependencia de la tensión a través de los nodos A y B con respecto a
la corriente I, puede simplificarse de la siguiente manera:
La figura 10 muestra una representación gráfica
de la tensión V(_{A-B}) definida en la
ecuación (30). La tensión a través de la fuente 106 de tensión se
mantiene relativamente constante cuando la corriente que pasa a
través de la misma abarca un intervalo relativamente amplio.
La figura 11 y la figura 12 muestran el error de
la tensión a través de la fuente 106 de tensión cuando la corriente
varía en un 50% y en un 100%, respectivamente.
El circuito de la figura 8, que incluye la
implementación específica de la fuente de tensión de la figura 9,
se muestra en la figura 13. La fuente 106 de tensión de control está
formada por los transistores Q5, Q6 y por la resistencia R1. El
área de emisor de los transistores de fuente de tensión se define
como _y_. Utilizando la notación mencionada anteriormente y los
indicadores de referencia, la tensión a través de los nodos A y B,
tal y como define la ecuación (30), puede escribirse de la siguiente
manera:
\vskip1.000000\baselineskip
Despreciando las corrientes de base de los
transistores Q5 y Q6, la tensión a través de los nodos A y B es
sustancialmente independiente de la corriente que fluye a través de
la fuente de tensión, I_{V1}, cuando la corriente presenta el
siguiente valor:
\vskip1.000000\baselineskip
donde I^{s}_{V1}es la
corriente nominal para la cual la tensión a través de los nodos A y
B es independiente de la corriente
I_{V1}.
La tensión a través de los nodos A y B, para la
cual la sensibilidad con respecto a la corriente I_{V1} es
mínima, se calcula sustituyendo la ecuación (32) en la ecuación
(31):
\vskip1.000000\baselineskip
La corriente de reposo de los transistores de
salida, Q1 y Q2, se calcula sustituyendo la ecuación de tensión
(31) en la ecuación (10) de la siguiente manera:
\vskip1.000000\baselineskip
La corriente de reposo es una función de la
corriente que fluye a través de la fuente de tensión conectada a
los nodos A y B. La corriente I_{V1} en la función exponencial de
la ecuación (34) tiende a disminuir el valor de la corriente de
reposo. El término I_{V1} multiplica la función exponencial y
tiende a incrementar el valor de la corriente de reposo. Por lo
tanto, estos dos términos de la ecuación (34) tienden a cancelarse
entre sí y a mantener la corriente de reposo en un valor
sustancialmente constante. La corriente I_{q}, en función de
I_{V1}, presenta un máximo que puede calcularse sustituyendo la
ecuación (32) en la ecuación (34) de la siguiente manera:
\vskip1.000000\baselineskip
\newpage
La figura 14 muestra una representación gráfica
de la corriente de reposo definida por la ecuación (34). La curva
resultante presenta un pico (es decir, un valor máximo) que puede
calcularse utilizando la ecuación (35). Obsérvese que aunque la
corriente que fluye a través de la fuente de tensión abarca un
amplio intervalo, la corriente de reposo es sustancialmente
constante, en un 5%. Para una comparación útil de la realización
mostrada en la figura 13 con el circuito de la técnica anterior
mostrado en la figura 5, la corriente I_{q} de reposo puede
representarse gráficamente con respecto a las fuentes de corriente
de polarización. La fuente de corriente de polarización es la suma
de la corriente de colector de transistor excitador y de la
corriente que fluye a través de la fuente de tensión.
En diseños típicos de la técnica anterior, las
fuentes I1 e I2 de corriente de polarización son iguales o tienen
un valor muy similar. Por lo tanto, es razonable suponer que sean
exactamente iguales. Bajo esta suposición, las corrientes de
colector de los transistores excitadores también son iguales.
La relación entre la corriente de reposo y las
corrientes de colector de los transistores excitadores se muestra
en la ecuación (17). Sustituyendo I_{q} de la ecuación (34) en la
ecuación (17), la corriente de colector del transistor Q3 excitador
se calcula de la siguiente manera:
Sustituyendo la ecuación (38) en la ecuación
(36) se obtiene la siguiente ecuación:
La ecuación (39) no proporciona una solución
analítica para I_{V1}. Para representar gráficamente la corriente
I_{q} de reposo frente a la corriente I_{B} de polarización, la
ecuación (39) se resuelve primero numéricamente y después I_{V1}
se sustituye en la ecuación (34) para calcular finalmente I_{q}.
Para comparar esta realización preferida de la figura 13 con la
técnica anterior de la figura 5, la corriente de reposo de los
transistores Q1 y Q2 de salida de la figura 5 también se representa
gráficamente en la figura 15, que compara la I_{q} del circuito
de la figura 5, indicada como 152, con la I_{q} del circuito de la
figura 13, indicada como 154. En el caso de la realización
preferida (mostrada en la figura 13), la corriente de reposo
permanece sustancialmente constante, mientras que en el circuito de
la técnica anterior (mostrado en la figura 5), la corriente de
reposo aumenta linealmente con la corriente de polarización.
Según la ecuación (17), las corrientes de
colector de los transistores excitadores son linealmente
proporcionales a la corriente de reposo. Por consiguiente, la
corriente de colector de los transistores excitadores es
sustancialmente constante con respecto a la corriente de
polarización, y si la corriente de polarización varía, la corriente
extra que fluye a través de la fuente 106 de tensión de control
(conectada entre los nodos A y B) es linealmente proporcional a la
corriente de polarización. Esta dependencia se muestra en la figura
16, la cual representa gráficamente la salida 202 de la fuente de
corriente de polarización, la fuente 204 de tensión de control y la
corriente que fluye a través de los transistores 206 excitadores
frente a la salida de la fuente de corriente de polarización.
Puesto que no hay una solución analítica para la corriente de reposo
en función de la corriente de polarización, la sensibilidad de la
corriente de reposo con respecto a la corriente de polarización no
puede calcularse. Sin embargo, dada la relación lineal entre la
corriente de polarización y la corriente a través de la fuente de
tensión, puede obtenerse una buena aproximación calculando la
sensibilidad de la corriente de reposo con respecto a la corriente
que fluye a través de la fuente de tensión.
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Sustituyendo la ecuación (34) en la ecuación
(40), la sensibilidad se calcula de la siguiente manera:
\vskip1.000000\baselineskip
La corriente de reposo se vuelve independiente
de la corriente que fluye a través de la fuente de tensión cuando
la sensibilidad de I_{q} con respecto a I_{V1} es igual a cero.
Esto sucede cuando la corriente que fluye a través de la fuente de
tensión presenta el siguiente valor:
\vskip1.000000\baselineskip
La ecuación (42) es equivalente a la ecuación
(27). Se obtiene el mismo resultado resolviendo el problema
mediante dos enfoques diferentes: i) minimizar la dependencia de la
tensión a través de los nodos A y B con respecto a la corriente que
fluye a través de la fuente de tensión, y ii) minimizar la
dependencia de la corriente de reposo con respecto a la fuente de
corriente de polarización.
Sustituyendo la ecuación (42) en la ecuación
(34) se calcula el punto de funcionamiento nominal para los
transistores de salida, tal y como se indica en la ecuación (35).
Sustituyendo las ecuaciones (35) y (42) en la ecuación (34), la
corriente de reposo presenta la siguiente fórmula:
\vskip1.000000\baselineskip
La ecuación (43) se representa gráficamente en
la figura 17 en unidades relativas. Los ejes x e y se definen de la
siguiente manera:
\vskip1.000000\baselineskip
Obsérvese que un cambio de +/- el 30% en la
corriente de fuente de tensión modifica la corriente de reposo
solamente en un 5%.
Sustituyendo la ecuación (42) en la ecuación
(39), la corriente de polarización es:
\vskip1.000000\baselineskip
La corriente de polarización se determina
normalmente por la corriente de salida máxima dividida por el factor
de ganancia de corriente mínimo de los transistores de salida. Por
lo tanto, el valor de resistencia de R1 puede calcularse a partir
de la ecuación (46) de la siguiente manera:
La corriente de polarización debe ser mayor que,
o igual a, la corriente de base máxima de los transistores de
salida. Por lo tanto, la ecuación (46) puede escribirse como:
Resolviendo la ecuación (48) para el área de
emisor de transistor, la relación da como resultado:
Obsérvese en la ecuación (35) que la resistencia
R1 puede expresarse en función de la corriente de reposo nominal de
la siguiente manera:
Sustituyendo la ecuación (50) en la ecuación
(49) y calculando el área de emisor de transistor de fuente de
tensión, "y", se obtiene que:
\vskip1.000000\baselineskip
El área de transistor es preferentemente un
número entero. Por lo tanto, el área de emisor de los transistores
de fuente de tensión se redondea preferentemente de la siguiente
manera (se suma uno porque la función entera redondea por
defecto):
\vskip1.000000\baselineskip
Puesto que el tamaño de los transistores de
salida es fijo, es necesario determinar cuál es el tamaño más
efectivo de los transistores de fuente de tensión y de los
transistores excitadores. El área total de transistor es:
Sustituyendo la ecuación (51) en la ecuación
(53), el área total puede calcularse en función del tamaño de los
transistores de salida y de los transistores excitadores de la
siguiente manera:
Según la ecuación (54), el área mínima se
obtiene cuando el transistor excitador tiene el tamaño mínimo,
1x.
El área de transistor necesaria para el circuito
de la figura 5 es:
Sustituyendo la ecuación (17) en la ecuación
(55), y observando que en la figura 5 la corriente de colector
excitador es igual a la corriente de polarización, la ecuación (55)
se convierte en:
El ahorro de área obtenido con la nueva
topología de etapa de salida es:
Sustituyendo las fórmulas (54) y (56) en la
ecuación (57), el ahorro de área es el siguiente:
La invención puede realizarse en otras formas
específicas sin apartarse del espíritu o características esenciales
de la misma. Por lo tanto, las presentes realizaciones se consideran
como ilustrativas y no como restrictivas, indicándose el alcance de
la invención mediante las reivindicaciones adjuntas en lugar de por
la descripción anterior, y todos los cambios que estén dentro del
alcance y ámbito de equivalencia de las reivindicaciones están por
lo tanto sujetos a las mismas.
Claims (16)
1. Un aparato para separar y aislar una fuente
de señales de una carga externa, presentando dicho aparato un
terminal (108) de entrada de señales para recibir una señal de
entrada desde dicha fuente de señales y un terminal (110) de salida
de señales para proporcionar una señal de salida, correspondiente a
dicha señal de entrada, a dicha carga externa, que comprende:
- \quad
- una sección de entrada que incluye al menos dos transistores (Q3, Q4) excitadores dispuestos cada uno para funcionar con una corriente de polarización predeterminada;
- \quad
- una sección de salida que incluye al menos dos transistores (Q1, Q2) de salida dispuestos cada uno para funcionar con una corriente de reposo predeterminada;
- \quad
- una primera fuente (11) de corriente de polarización que proporciona una primera corriente de emisor a un primer transistor (Q3) excitador y una primera corriente de polarización a un primer transistor (Q1) de salida;
- \quad
- una segunda fuente (12) de corriente de polarización que recibe una segunda corriente de emisor desde un segundo transistor (Q4) excitador y una segunda corriente de polarización desde un segundo transistor (Q2) de salida, polarizando dicha señal de entrada dicho primer transistor (Q3) excitador y dicho segundo transistor (Q4) excitador, y estando acoplado eléctricamente dicho terminal de salida a un emisor de dicho primer transistor (Q1) de salida y a un emisor de dicho segundo transistor (Q2) de salida; y,
- \quad
- un medio (106) para proporcionar una tensión (V1) de control, acoplado eléctricamente entre un emisor de dicho primer transistor (Q3) excitador y un emisor de dicho segundo transistor (Q4) excitador,
caracterizado porque dicho medio (106)
que proporciona una tensión (V1) de control comprende una fuente
(106) de tensión constante adaptada para mantener dicha tensión
(V1) de control constante a medida que varía la corriente que fluye
a través del mismo, para hacer que las corrientes de reposo que
fluyen a través de los transistores (Q1, Q2) de salida sean
independientes del tamaño de las corrientes de polarización que
fluyen a través de los transistores (Q3, Q4) excitadores.
\vskip1.000000\baselineskip
2. Un aparato según la reivindicación 1, en el
que dicho primer transistor (Q3) excitador incluye un transistor de
tipo PNP, dicho segundo transistor (Q4) excitador incluye un
transistor de tipo NPN, dicho primer transistor (Q1) de salida
incluye un transistor de tipo NPN, y dicho segundo transistor (Q2)
de salida incluye un transistor de tipo PNP.
3. Un aparato según la reivindicación 1 ó 2, que
incluye además una fuente de tensión de alimentación acoplada
eléctricamente entre un colector de dicho primer transistor (Q1) de
salida y un colector de dicho segundo transistor (Q2) de
salida.
4. Un aparato según cualquiera de las
reivindicaciones 1 a 3, en el que dicha primera corriente de
polarización y dicha segunda corriente de polarización varían como
una función predeterminada de dicha tensión (V1) de control.
5. Un aparato según la reivindicación 4, en el
que dicha función predeterminada incluye una relación
sustancialmente exponencial.
6. Un aparato según cualquiera de las
reivindicaciones 1 a 5, en el que una corriente de reposo que fluye
a través de dicho primer transistor (Q1) de salida y una corriente
de reposo que fluye a través de dicho segundo transistor (Q2) de
salida son sustancialmente independientes de dicha primera fuente
(I1) de corriente y de dicha segunda fuente (I2) de corriente.
7. Un aparato según cualquiera de las
reivindicaciones anteriores, en el que dicha fuente de tensión de
control incluye una resistencia (R), un transistor (Q19) de tipo
PNP y un transistor (Q20) de tipo NPN, estando acoplada
eléctricamente dicha resistencia (R) entre un colector de dicho
transistor (Q19) de tipo PNP y un colector de dicho transistor
(Q20) de tipo NPN, estando acoplada eléctricamente una base de dicho
transistor (Q19) de tipo PNP a dicho colector de dicho transistor
(Q20) de tipo NPN, estando acoplada eléctricamente una base de
dicho transistor (Q20) NPN a dicho colector de dicho transistor
(Q19) de tipo PNP, estando acoplado eléctricamente un emisor de
dicho transistor (Q19) de tipo PNP a dicho emisor de dicho primer
transistor (Q1) excitador, y estando acoplado eléctricamente un
emisor de dicho transistor (Q20) de tipo NPN a dicho emisor de dicho
segundo transistor (Q2) excitador.
8. Un aparato según cualquiera de la
reivindicaciones anteriores, en el que dicho primer transistor (Q1)
de salida presenta una primera corriente de colector de reposo, y
dicho segundo transistor (Q2) de salida presenta una segunda
corriente de colector de reposo, estando acoplado eléctricamente un
emisor de dicho primer transistor (Q1) de salida a un emisor de
dicho segundo transistor (Q2) de salida, estando acoplado un
colector de dicho primer transistor (Q1) de salida a una primera
fuente (V+) de suministro de tensión, y estando acoplado un
colector de dicho segundo transistor (Q2) de salida a una segunda
fuente (V-) de suministro de tensión; estando acoplado
eléctricamente el emisor de dicho primer transistor (Q3) excitador a
un terminal de salida de dicha primera fuente de corriente de
polarización y a una base de dicho primer transistor (Q1) excitador,
estando acoplado eléctricamente un colector de dicho primer
transistor (Q4) excitador a dicha segunda fuente (V-) de suministro
de tensión, estando acoplada eléctricamente una base de dicho primer
transistor (Q3) excitador a dicho terminal (108) de entrada de
señales, y estando acoplado eléctricamente un terminal de entrada de
una primera fuente (I1) de corriente a una segunda fuente (V+) de
suministro de tensión; estando acoplado eléctricamente un emisor de
dicho segundo transistor (Q4) excitador a un terminal de entrada de
dicha segunda fuente (I2) de corriente y a una base de dicho
segundo transistor (Q2) de salida, estando acoplado eléctricamente
un colector de dicho segundo transistor (Q4) excitador a dicha
primera fuente (V+) de suministro de tensión, estado acoplada
eléctricamente una base de dicho segundo transistor (Q4) excitador a
dicho terminal (108) de entrada de señales, y estando acoplado
eléctricamente un terminal de salida de la segunda fuente (I2) de
corriente a dicha segunda fuente (V-) de suministro de tensión; y en
el que dicha primera corriente de colector de reposo y dicha
segunda corriente de colector de reposo varían como dicha función
predeterminada de dicha tensión de control.
9. Un aparato según cualquiera de las
reivindicaciones anteriores, en el que dicho primer y dicho segundo
transistor (Q3, Q4) excitador están dispuestos cada uno para
funcionar con una corriente de polarización predeterminada; dichos
dos transistores (Q1, Q2) de salida están dispuestos cada uno para
funcionar con una corriente de reposo predeterminada.
10. Un aparato según la reivindicación 9, en el
que el ajuste de la tensión (V1) proporcionada por la fuente (106)
de tensión provoca que las corrientes de polarización que fluyen a
través de los dos transistores (Q3, Q4) excitadores se dividan en
proporciones diferentes.
11. Un aparato según la reivindicación 9 ó 10,
en el que la corriente de reposo que fluye a través de los
transistores (Q1, Q2) de salida es sustancialmente independiente del
tamaño del área de emisor de cada uno de los transistores (Q3, Q4)
excitadores siempre que el área de emisor de cada uno de los
transistores (Q3, Q4) excitadores sea más pequeña que el área de
emisor de cada uno de los transistores (Q1, Q2) de salida.
12. Un aparato según cualquiera de las
reivindicaciones 9 a 11, en el que, en funcionamiento, la suma de
las tensiones de base-emisor de transistor (Q1, Q2)
de salida es igual a la suma de las tensiones de
base-emisor de transistor (Q3, Q4) excitador.
13. Un aparato según cualquiera de las
reivindicaciones 9 a 12, en el que, en funcionamiento, la corriente
diferencial entre la corriente de polarización y la corriente de
colector de cada uno de los transistores (Q3, Q4) excitadores fluye
a través de la fuente (106) de tensión.
14. Un aparato según cualquiera de las
reivindicaciones 9 a 13, en el que las bases de los transistores
(Q3, Q4) excitadores están conectadas entre sí y al terminal (108)
de entrada de señales.
15. Un aparato según cualquiera de las
reivindicaciones 9 a 14, en el que los emisores de los transistores
(Q1, Q2) de salida están conectados entre sí y al terminal (110) de
salida de señales.
16. Un aparato según cualquiera de las
reivindicaciones anteriores, en el que las corrientes de
polarización que fluyen a través de los transistores (Q3, Q4)
excitadores son iguales.
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