JPS58205335A - 論理レベル変換回路 - Google Patents
論理レベル変換回路Info
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- JPS58205335A JPS58205335A JP58079188A JP7918883A JPS58205335A JP S58205335 A JPS58205335 A JP S58205335A JP 58079188 A JP58079188 A JP 58079188A JP 7918883 A JP7918883 A JP 7918883A JP S58205335 A JPS58205335 A JP S58205335A
- Authority
- JP
- Japan
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- logic level
- transistor
- voltage
- level conversion
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、 ＥＣＬ論理レベルからＴＴＬ論理レベル
へのレベル変換のため、入力側にＫＣＬ論理レベルを与
えられる１つのエミッタ結合電流スイッチとＴＴＬ出力
段とを有する論理レベル変換回路に関する。
へのレベル変換のため、入力側にＫＣＬ論理レベルを与
えられる１つのエミッタ結合電流スイッチとＴＴＬ出力
段とを有する論理レベル変換回路に関する。
レベル変換器は１つの論理素子ファミリの論理レベルを
他のファミリの論理レベルに変換するために用いられる
。ここでＫＯＬレベルとはＫＣＩ。
他のファミリの論理レベルに変換するために用いられる
。ここでＫＯＬレベルとはＫＣＩ。
（エミッタ結合論理）技術のレベルを指し、ＴＴＬレベ
ルとはＴＴＬ（トランジスタートランジスタ論理）技術
のレベルのほかに、たとえばＲＴＬ（抵抗−トランジス
タ論理）、ＤＴＬ（ダイオード−トランジスタ論理）お
よびＨＬＬ（高レベル論理）技術のレベルのような他の
標準論理レベルをも指すものとする。ＴＴＬレベルは一
般に、電位゛０゛を基準とする電圧が論理的”高°状態
の表現のためには２ボルト以上、また論理的１低１状帖
の表現のためには０．８ボルト以下でなければならない
と定められている。しかし、ＥＣＬレベルは一般（で、
同じく電位ｗｏｅを基準として、“高１状態と１低１状
態との間の差が著しく小さく、た七えば、 ＥＣＬレ
ベルでは電圧は論理的”高１状１ルの表現のためには−
０，９８ボルト以上、また論理的“低１状態の表現のた
めには−１，６３ボルト以下でなければならない。
ルとはＴＴＬ（トランジスタートランジスタ論理）技術
のレベルのほかに、たとえばＲＴＬ（抵抗−トランジス
タ論理）、ＤＴＬ（ダイオード−トランジスタ論理）お
よびＨＬＬ（高レベル論理）技術のレベルのような他の
標準論理レベルをも指すものとする。ＴＴＬレベルは一
般に、電位゛０゛を基準とする電圧が論理的”高°状態
の表現のためには２ボルト以上、また論理的１低１状帖
の表現のためには０．８ボルト以下でなければならない
と定められている。しかし、ＥＣＬレベルは一般（で、
同じく電位ｗｏｅを基準として、“高１状態と１低１状
態との間の差が著しく小さく、た七えば、 ＥＣＬレ
ベルでは電圧は論理的”高１状１ルの表現のためには−
０，９８ボルト以上、また論理的“低１状態の表現のた
めには−１，６３ボルト以下でなければならない。
冒頭に記載した種類の回路はたとえばＴｈｅＩｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｃａｔａｌｏｇ ｆｏ
ｒ ＤｅｓｉｇｎＥｎｇｉｎａｅｒａ （設計技術者
のための集積回路カタログ）１第１版、Ｔｅｘａｓ Ｉ
ｎｓｔｒｇｍｅｎｔｅｓ、１９７１年％第４−７３〜４
−８４頁およびＭＯｔＯｒＯ−１ａ ＭＦ、ＣＬ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ （集積回路）、
１９７８年、第３〜２１頁から公知である。ＴＴＬレベ
ルもＲ（！Ｌレベルも電圧１０１を基準とすることを可
能にするために、公知の回路は極性の異なる２つの供給
電圧を必要とし、従って単一の供給電圧しか必要としな
いレベル変換回路にくらべて給電に太き・な費用を必要
とする。
ｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｃａｔａｌｏｇ ｆｏ
ｒ ＤｅｓｉｇｎＥｎｇｉｎａｅｒａ （設計技術者
のための集積回路カタログ）１第１版、Ｔｅｘａｓ Ｉ
ｎｓｔｒｇｍｅｎｔｅｓ、１９７１年％第４−７３〜４
−８４頁およびＭＯｔＯｒＯ−１ａ ＭＦ、ＣＬ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ （集積回路）、
１９７８年、第３〜２１頁から公知である。ＴＴＬレベ
ルもＲ（！Ｌレベルも電圧１０１を基準とすることを可
能にするために、公知の回路は極性の異なる２つの供給
電圧を必要とし、従って単一の供給電圧しか必要としな
いレベル変換回路にくらべて給電に太き・な費用を必要
とする。
本発明の目的は、遅延時間を小さくすることができ、か
つ単一の供給電圧ですますことができる論理レベル変換
回路を提供することである。
つ単一の供給電圧ですますことができる論理レベル変換
回路を提供することである。
この目的は本発明によれば、冒頭に記載した種類の論理
レベル変換回路において、入力側に電流スイッチの出力
を与えられておりかつ出力側でＴＴＬ出力段と接続され
ている電圧制御形電流源が設けられていることを特徴と
する論理レベル変換回路により達成される。それにより
、わずかな遅延時間でまた単一の供給電圧でＥＣＬレベ
ルをＴＴＬレベルに変換することができる。
レベル変換回路において、入力側に電流スイッチの出力
を与えられておりかつ出力側でＴＴＬ出力段と接続され
ている電圧制御形電流源が設けられていることを特徴と
する論理レベル変換回路により達成される。それにより
、わずかな遅延時間でまた単一の供給電圧でＥＣＬレベ
ルをＴＴＬレベルに変換することができる。
本発明による回路の実施態様は特許請求の範囲ｉ２項以
下にあげられている。
下にあげられている。
以下、図面により本発明を一層詳細に説明する。
図面中で同一の要素には同一の符号が付されている。
第１図には、本発明によるレベル変換器の原理回路図が
示されている。ＥＣＬレベルに相自する入力電圧Ｕ工、
はＥＣＬ出力差増幅器Ａに与えられる。この差増幅器は
ΔＵの出力電圧スパンを有する。入力レベルＵＩＮは供
給電圧Ｖ。Ｃを基準としている。差増幅２器Ａはその出
力を電圧制御形電流源Ｂの形の特別なマツチング回路網
に与える。この電流源はその入力端に与えられた入力電
位に関係して異なる電流を生じ、それをＴＴＬ出力出力
段山える。この電流が出力段Ｃで所望のＴＴＬレベルに
変換される。次いで、ＴＴＬ出力出力段山力電圧Ｕ。Ｕ
Ｔが負荷抵抗ＲＬおよび負荷キヤパシタンスＣＬを有す
る負荷回路りに与えられる。
示されている。ＥＣＬレベルに相自する入力電圧Ｕ工、
はＥＣＬ出力差増幅器Ａに与えられる。この差増幅器は
ΔＵの出力電圧スパンを有する。入力レベルＵＩＮは供
給電圧Ｖ。Ｃを基準としている。差増幅２器Ａはその出
力を電圧制御形電流源Ｂの形の特別なマツチング回路網
に与える。この電流源はその入力端に与えられた入力電
位に関係して異なる電流を生じ、それをＴＴＬ出力出力
段山える。この電流が出力段Ｃで所望のＴＴＬレベルに
変換される。次いで、ＴＴＬ出力出力段山力電圧Ｕ。Ｕ
Ｔが負荷抵抗ＲＬおよび負荷キヤパシタンスＣＬを有す
る負荷回路りに与えられる。
Ａ、ＢおよびＣにはすべての３つのブロックに対して同
一の供給電圧Ｖ。０が供給される。
一の供給電圧Ｖ。０が供給される。
それによシ、ＥＣＬ−ＴＴＬレベル変換器ノ実現に対す
る主要な問題、すなわち両レベルに対する基準電位のず
れ（ＥＣＬに対しては正供給、ＴＴＬに対しては負供給
）を電圧制御形電流源の形の特別なマツチング回路網に
より解決することができる。
る主要な問題、すなわち両レベルに対する基準電位のず
れ（ＥＣＬに対しては正供給、ＴＴＬに対しては負供給
）を電圧制御形電流源の形の特別なマツチング回路網に
より解決することができる。
スイッチング挙動は、差増幅器Ａの出力端と電流源Ｂと
の間に接続されているコンデンサＱＣによる追加的ダイ
ナミック電圧結合によって改善される。
の間に接続されているコンデンサＱＣによる追加的ダイ
ナミック電圧結合によって改善される。
第２図には１本発明による変換器を簡単に実現する一実
施例の回路図が示されている。第１図のブロックＡは通
常の電流スイッチとして構成されたＥＣＬ出力差増幅器
である。すなわち、２つの□ エミッタ結合されたｎｐｎトランジスタＴ６およびＴ７
から成っており、それらのコレクタはコレクタ抵抗Ｒ２
ＢおよびＲ２を介して供給電圧Ｖ。０に接続されており
、またそれらのエミッタは電流源Ｉｎに接続されており
、この電流源の他端は接地点に接続されている。トラン
ジスタＴ６のベースは入力信号Ｕ工、を与えられ、また
トランジスタＴ７のベースは、入力信号Ｕ工、の２高ル
ベルと１低ルベルとの間のほぼ中央の値に選定された基
準電圧Ｕｒｅｒと接続されている。
施例の回路図が示されている。第１図のブロックＡは通
常の電流スイッチとして構成されたＥＣＬ出力差増幅器
である。すなわち、２つの□ エミッタ結合されたｎｐｎトランジスタＴ６およびＴ７
から成っており、それらのコレクタはコレクタ抵抗Ｒ２
ＢおよびＲ２を介して供給電圧Ｖ。０に接続されており
、またそれらのエミッタは電流源Ｉｎに接続されており
、この電流源の他端は接地点に接続されている。トラン
ジスタＴ６のベースは入力信号Ｕ工、を与えられ、また
トランジスタＴ７のベースは、入力信号Ｕ工、の２高ル
ベルと１低ルベルとの間のほぼ中央の値に選定された基
準電圧Ｕｒｅｒと接続されている。
上記の使用目的に適した差増幅器はたとえばＵ。
ＴｉｅｔｚｅおよびＣｈ、 ５ｃｈｅｎｋ著’ Ｈａｌ
ｂｌｅｉｔｅｒ −８ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉ
ｋ （半導体回路技術）１．第５版、Ｓｐｒｉｎｇｅｒ
−Ｖｅｌａｇ 、ベルリン−ハイデルベルグ−ニュー
ヨーク、１９８０年、特に第１５３゜１５４頁から公知
である。
ｂｌｅｉｔｅｒ −８ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉ
ｋ （半導体回路技術）１．第５版、Ｓｐｒｉｎｇｅｒ
−Ｖｅｌａｇ 、ベルリン−ハイデルベルグ−ニュー
ヨーク、１９８０年、特に第１５３゜１５４頁から公知
である。
トランジスタＴ６およびＴ７から形成された電流スイッ
チの非反転出力端において、または抵抗Ｒ２において電
圧は、入力信号Ｕ工、が１高１であればＶ。。に等しく
、また入力信号Ｕ□、が１低１であれ（ば＜ ｖｃｃ−
ΔＵ）に等しい。ΔＵは出力電圧スパンと呼ばれる。抵
抗Ｒ２の値は、出力電圧スパンΔＵを一般には通常のＫ
ＣＬ電流スイッチの電圧スパンよシも大きい所望の値と
するように選定される。
チの非反転出力端において、または抵抗Ｒ２において電
圧は、入力信号Ｕ工、が１高１であればＶ。。に等しく
、また入力信号Ｕ□、が１低１であれ（ば＜ ｖｃｃ−
ΔＵ）に等しい。ΔＵは出力電圧スパンと呼ばれる。抵
抗Ｒ２の値は、出力電圧スパンΔＵを一般には通常のＫ
ＣＬ電流スイッチの電圧スパンよシも大きい所望の値と
するように選定される。
電流源ＢはトランジスタＴＩ、Ｔ２およびＴ３から成シ
、図示されている例ではトランジスタダイオードを有す
る電流ミラーとして構成されている。そのベースで差増
幅器Ａの非反転出力端に接続されて因るトランジスタＴ
１はエミッタホロワとして作用し、そのエミッタ抵抗Ｒ
３０を流れる電流を制御する。トランジスタＴ２および
Ｔ３はトランジスタダイオードを有する電流ミラーとし
て接続されている。すなわち、それらのベース電極もエ
ミッタ電極も互いに接続されており、トランジスタダイ
オードとして作用するトランジスタＴ２ではベースおよ
びコレクタは短絡されており、またトランジスタＴ２お
よびＴ３のベース−エミッタ間スレシホルド電圧は互い
に同一である。この使用目的に適した回路はたとえば前
記図書” Ｈａｌｂｌｅｉｔｅｒ −Ｓｃｈａｌｔｕｎ
ｇｓｔｅｃｈｎｉｋ ” 、第５５゜５６頁から公知で
あり、このような回路では両トランジスタのコレクタ電
流■が互いに同一であるから、電流もＩ鏡像的１である
。
、図示されている例ではトランジスタダイオードを有す
る電流ミラーとして構成されている。そのベースで差増
幅器Ａの非反転出力端に接続されて因るトランジスタＴ
１はエミッタホロワとして作用し、そのエミッタ抵抗Ｒ
３０を流れる電流を制御する。トランジスタＴ２および
Ｔ３はトランジスタダイオードを有する電流ミラーとし
て接続されている。すなわち、それらのベース電極もエ
ミッタ電極も互いに接続されており、トランジスタダイ
オードとして作用するトランジスタＴ２ではベースおよ
びコレクタは短絡されており、またトランジスタＴ２お
よびＴ３のベース−エミッタ間スレシホルド電圧は互い
に同一である。この使用目的に適した回路はたとえば前
記図書” Ｈａｌｂｌｅｉｔｅｒ −Ｓｃｈａｌｔｕｎ
ｇｓｔｅｃｈｎｉｋ ” 、第５５゜５６頁から公知で
あり、このような回路では両トランジスタのコレクタ電
流■が互いに同一であるから、電流もＩ鏡像的１である
。
電流源Ｂは、入力端（トランジスタＴＩのベース）Ｋ高
い電圧が与えられる場合には出力端Ａ３（トランジスタ
Ｔ３のコレクタ）に接地点に向って流れる大きな制御電
流■が得られ、また入力端に低い電圧が与えられる場合
には出力端に接地点に向かって流れる小さな、ただし零
ではない、制仰奄流工が得られるように構成されている
。その際、大きな制御電流工を小さな制御電流の小なく
とも２陪、特に２倍ないし４倍に選定することは有利で
ある。
い電圧が与えられる場合には出力端Ａ３（トランジスタ
Ｔ３のコレクタ）に接地点に向って流れる大きな制御電
流■が得られ、また入力端に低い電圧が与えられる場合
には出力端に接地点に向かって流れる小さな、ただし零
ではない、制仰奄流工が得られるように構成されている
。その際、大きな制御電流工を小さな制御電流の小なく
とも２陪、特に２倍ないし４倍に選定することは有利で
ある。
制御電流Ｊは、通常のＴＴＬ出力段として構成されてい
てよいＴＴＬ出力出力段側御する。第２図の実施例では
、出力段がプツンユプル回路として構成されているので
、トランジスタＴ４（ベースで直接に端子Ａ３に、ブた
抵抗Ｒ４０を介してＶ に接続されておシ、コレクタで
コレクタ抵抗Ｒ５０と、またエミッタでエミッタ抵抗Ｒ
６０と接続されている）はトランジスタＴ５およびＴ１
５に対するドライブ・トランジスタとしての役割をする
。トランジスタＴ５（ペースでトランジスタＴ４のエミ
ッタと、またエミッタで接地点と接続されている）の出
力端から、ＴＴＬレベルに相当する出力電圧Ｕ。ＵＴが
取出され得る。トランジスタＴ１５（ペースでトランジ
スタＴ４のコレクタと、またコレクタで供給電圧Ｖ。０
と接続されている）およびダイオードＤ３（トランジス
タＴ１５のエミッタとトランジスタＴ５のコレクタとの
間に接続されている）はいわゆる１プルアツグ１の作用
、すなわち出力電圧Ｕ。ＵＴを供給電圧ｖ０゜の方向に
引き上げる作用をする。
てよいＴＴＬ出力出力段側御する。第２図の実施例では
、出力段がプツンユプル回路として構成されているので
、トランジスタＴ４（ベースで直接に端子Ａ３に、ブた
抵抗Ｒ４０を介してＶ に接続されておシ、コレクタで
コレクタ抵抗Ｒ５０と、またエミッタでエミッタ抵抗Ｒ
６０と接続されている）はトランジスタＴ５およびＴ１
５に対するドライブ・トランジスタとしての役割をする
。トランジスタＴ５（ペースでトランジスタＴ４のエミ
ッタと、またエミッタで接地点と接続されている）の出
力端から、ＴＴＬレベルに相当する出力電圧Ｕ。ＵＴが
取出され得る。トランジスタＴ１５（ペースでトランジ
スタＴ４のコレクタと、またコレクタで供給電圧Ｖ。０
と接続されている）およびダイオードＤ３（トランジス
タＴ１５のエミッタとトランジスタＴ５のコレクタとの
間に接続されている）はいわゆる１プルアツグ１の作用
、すなわち出力電圧Ｕ。ＵＴを供給電圧ｖ０゜の方向に
引き上げる作用をする。
トランジスタＴ４のペースに与えられる電圧が２つのエ
ミッターベース間スレシホルド電圧よりも大きければ、
トランジスタＴ４およびＴ５Ｕ４通し、従って出力電圧
Ｕ。ＵＴは小さい（ｌ低°レベル）。トランジスタＴ４
のペース電圧が２つのペース−エミッタ間スレンホルト
電圧よりも小さければ、トランジスタＴ５Ｖｉ阻止状態
となり、出力端Ｕ。ＵＴ Ｋ￥ｉ１高ルベルが生ずる。
ミッターベース間スレシホルド電圧よりも大きければ、
トランジスタＴ４およびＴ５Ｕ４通し、従って出力電圧
Ｕ。ＵＴは小さい（ｌ低°レベル）。トランジスタＴ４
のペース電圧が２つのペース−エミッタ間スレンホルト
電圧よりも小さければ、トランジスタＴ５Ｖｉ阻止状態
となり、出力端Ｕ。ＵＴ Ｋ￥ｉ１高ルベルが生ずる。
抵抗Ｒ４０の値は、′高１出力信号に対する最小制御電
流ＩＨｍｉｎ において（すべてのばらつきを考慮に
入れて）関係式 ％式％ ここにＴｈ ｖＣＣ，ｍａＸ ”最大供給電圧Ｕｂｅ
”ペース−エミッタ間スレシホルド電圧 が満たされるように、また１低１出力信号に対する最大
制御信号工Ｌｍａ工において（すべてのばらつきを考慮
に入れて）関係式 ％式％ ここに、ｖｃｃ、ｍｉ。＝最小供給電圧が満たされるよ
うに選定されるのが有利である。
流ＩＨｍｉｎ において（すべてのばらつきを考慮に
入れて）関係式 ％式％ ここにＴｈ ｖＣＣ，ｍａＸ ”最大供給電圧Ｕｂｅ
”ペース−エミッタ間スレシホルド電圧 が満たされるように、また１低１出力信号に対する最大
制御信号工Ｌｍａ工において（すべてのばらつきを考慮
に入れて）関係式 ％式％ ここに、ｖｃｃ、ｍｉ。＝最小供給電圧が満たされるよ
うに選定されるのが有利である。
このようにして１％に、内部がＦ、ＯＬ回路技術で構成
されており、外部にＴＴＬコンノ（チブル端子を有し、
また単一の供給電圧（たとえば＋５ｖ）で作動する集積
回路用のＥＯＬ−ＴＴＬ変換回路が得られる。電圧結合
のかわシに電流結合（電流源Ｂ）が用い・られているの
で、供給電圧■。０の変動に際してもレベル変換に悪影
響が生ぜず、安定な出力信号を得ることができる。
されており、外部にＴＴＬコンノ（チブル端子を有し、
また単一の供給電圧（たとえば＋５ｖ）で作動する集積
回路用のＥＯＬ−ＴＴＬ変換回路が得られる。電圧結合
のかわシに電流結合（電流源Ｂ）が用い・られているの
で、供給電圧■。０の変動に際してもレベル変換に悪影
響が生ぜず、安定な出力信号を得ることができる。
しかし、電流制御は電圧制御よりもわずかに遅く作動す
るので、電流制御の加速のために、電流スイッチＡの反
転出力端とＴＴＬ出力出力段別御入力端Ａ３との間に接
続されてｈる結合キャパシタンスＱＯ（Ｃより動的結合
を行なうことが有利である。このキャパシタンスはダイ
オードの空乏層キャパシタンスとして、または酸化物キ
ャパシタンスとして構成することができる。結合キャパ
シタンスＣは動的加速によシ、すなわちスイッチングの
瞬間の電圧結合により、パルスの側縁を急峻（（シ、か
つ遅延時間をわずかにする。
るので、電流制御の加速のために、電流スイッチＡの反
転出力端とＴＴＬ出力出力段別御入力端Ａ３との間に接
続されてｈる結合キャパシタンスＱＯ（Ｃより動的結合
を行なうことが有利である。このキャパシタンスはダイ
オードの空乏層キャパシタンスとして、または酸化物キ
ャパシタンスとして構成することができる。結合キャパ
シタンスＣは動的加速によシ、すなわちスイッチングの
瞬間の電圧結合により、パルスの側縁を急峻（（シ、か
つ遅延時間をわずかにする。
速度上昇のための別の対策が、第２図の回路図に基づい
て本発明によるレベル変換回路の改良された実施例を示
す第３図の回路図に示されている。
て本発明によるレベル変換回路の改良された実施例を示
す第３図の回路図に示されている。
第３図の回路図は第１図と同様にブロックＡ、 Ｂ。
ＣおよびＤを有する。ブロックＡｆｄ第２図と同様にト
ランジスタＴ６およびＴ７により電流スイッチとして、
ブロックＢはトランジスタＴＩ、Ｔ２およびＴ３により
電圧制御形電流源として、またブロックＣはトランジス
タＴ４．Ｔ１５およびＴ５によりプッシュプルＴＴＬ出
力段として構成されている。
ランジスタＴ６およびＴ７により電流スイッチとして、
ブロックＢはトランジスタＴＩ、Ｔ２およびＴ３により
電圧制御形電流源として、またブロックＣはトランジス
タＴ４．Ｔ１５およびＴ５によりプッシュプルＴＴＬ出
力段として構成されている。
第３図の実施例と比較して、変換回路のスイッチング挙
動がトランジスタＴ３．Ｔ４およびＴ５における飽和効
果の回避により改善されている。
動がトランジスタＴ３．Ｔ４およびＴ５における飽和効
果の回避により改善されている。
この目的でトランジスタＴ３．Ｔ４およびＴ５は／ヨッ
トキ・トランジスタとして構成されてよく、または第３
図と同様にクランプ・夛イオードと接続されてよい。
トキ・トランジスタとして構成されてよく、または第３
図と同様にクランプ・夛イオードと接続されてよい。
トランジスタＴ４は、そのコレクタとそのペースとの間
に接続されておシダイオードＤ６および抵抗Ｒ８から成
る直列回路により、トランジスタＴ４が飽和範囲内で作
動するかぎり、そのコレクターエミッタ残留電圧が低下
し得ないようにクランプされる。その際、トランジスタ
における残留電圧／ｆｉ抵抗Ｒ８（Ｃよシ定められる。
に接続されておシダイオードＤ６および抵抗Ｒ８から成
る直列回路により、トランジスタＴ４が飽和範囲内で作
動するかぎり、そのコレクターエミッタ残留電圧が低下
し得ないようにクランプされる。その際、トランジスタ
における残留電圧／ｆｉ抵抗Ｒ８（Ｃよシ定められる。
トランジスタＴ５のコレクターエミッタ間残留電圧は同
様にしてダイオードＤ７および抵抗ＲＩＯによりクラン
プされる。
様にしてダイオードＤ７および抵抗ＲＩＯによりクラン
プされる。
トランジスタＴ３のコレクターエミッタ間残留電圧はト
ランジスタＴ３のコレクタ回路に配置されているトラン
ジスタＱ７によりクランプされ、そのベース電位はダイ
オードＱＴＩ、Ｄ４．Ｄ５、トランジスタＱ７． Ｑ
７Ｂおよび抵抗Ｒ６，ＲＴＩ。
ランジスタＴ３のコレクタ回路に配置されているトラン
ジスタＱ７によりクランプされ、そのベース電位はダイ
オードＱＴＩ、Ｄ４．Ｄ５、トランジスタＱ７． Ｑ
７Ｂおよび抵抗Ｒ６，ＲＴＩ。
ＲＴ２から成るクランプ回路により（ｋ＋２ ）・路は
下記のように構成されている。抵抗Ｒ６およびダイオー
ドＱＴＩ、Ｄ４およ、びＤ５がら成る直列回路が供給電
圧（抵抗Ｒ６）と接地点（ダイオードＤ５）との間に接
続されてｈる。抵抗Ｒ６とダイオードＱＴＩとの間の接
続点が抵抗ＲＴＩを介してトランジスタＱ７のベースに
接［れており、またダイオードＱＴＩとダイオードＤ４
との間の接続点が抵抗ＲＴ２を介してトランジスタＱ７
ノヘースに接続されている。トランジスタＱ７のコレク
タは供給電圧Ｖ。０と接続されており、またトランジス
タＱ７のエミッタはトランジスタＴ４のベースまたは接
続点Ａ３に接続されている。トランジスタＱ７Ｂはその
コレクタで供給電圧Ｖ。０に、そのエミッタでトランジ
スタＴ４のエミッタに、またそのベースでダイオードＱ
ＴＩとダイオードＤ４との間の接続点に接続されている
。それにより、Ｔ３のコレクタ電位は値（ｋ＋１）Ｕｂ
８以下に低下し得ないようにされている。
下記のように構成されている。抵抗Ｒ６およびダイオー
ドＱＴＩ、Ｄ４およ、びＤ５がら成る直列回路が供給電
圧（抵抗Ｒ６）と接地点（ダイオードＤ５）との間に接
続されてｈる。抵抗Ｒ６とダイオードＱＴＩとの間の接
続点が抵抗ＲＴＩを介してトランジスタＱ７のベースに
接［れており、またダイオードＱＴＩとダイオードＤ４
との間の接続点が抵抗ＲＴ２を介してトランジスタＱ７
ノヘースに接続されている。トランジスタＱ７のコレク
タは供給電圧Ｖ。０と接続されており、またトランジス
タＱ７のエミッタはトランジスタＴ４のベースまたは接
続点Ａ３に接続されている。トランジスタＱ７Ｂはその
コレクタで供給電圧Ｖ。０に、そのエミッタでトランジ
スタＴ４のエミッタに、またそのベースでダイオードＱ
ＴＩとダイオードＤ４との間の接続点に接続されている
。それにより、Ｔ３のコレクタ電位は値（ｋ＋１）Ｕｂ
８以下に低下し得ないようにされている。
トランジスタＴ４およびＴ５のベース−エミッタ間はこ
のクランプ回路によ！ｌｌ阻止状態ではｋ・Ｕｂｅにク
ランプされる。抵抗Ｒ１０／ Ｒ１１またはＦＴ、Ｔｌ
／ＲＴ２から形成される両分圧器の分圧比はほぼ等大で
なければならず、０．５とｏ、８との間に選定されるの
が有利である。この場合、次式％式％ ここに、Ｒ１１＝）ランジスタＴ５のベースと接地点と
の間のベー ス抵抗 導通状態（ＵＯＵＴ ””低＠）におけるベース電位は
Ｔ４では（−＋１）・Ｕｂｅであり、またＴ５ではＵｂ
ｅである。
のクランプ回路によ！ｌｌ阻止状態ではｋ・Ｕｂｅにク
ランプされる。抵抗Ｒ１０／ Ｒ１１またはＦＴ、Ｔｌ
／ＲＴ２から形成される両分圧器の分圧比はほぼ等大で
なければならず、０．５とｏ、８との間に選定されるの
が有利である。この場合、次式％式％ ここに、Ｒ１１＝）ランジスタＴ５のベースと接地点と
の間のベー ス抵抗 導通状態（ＵＯＵＴ ””低＠）におけるベース電位は
Ｔ４では（−＋１）・Ｕｂｅであり、またＴ５ではＵｂ
ｅである。
阻止状態ではクランプ回路がベース電位の低下をＴ４で
は（ｋ＋１）・Ｕｂｅに、またＴ５では１・Ｕｂ８に制
限する。
は（ｋ＋１）・Ｕｂｅに、またＴ５では１・Ｕｂ８に制
限する。
クランプ作用を信頼のおけるものとするため、トランジ
スタまたはダイオードの適当な選定によシ、ダイオード
Ｄ５．Ｄ４． ＱＴＩのベース・エミッタ間スレシホル
ド電圧がトランジスタＴ４゜Ｔ５．・Ｑ７およびＱ７Ｂ
のそれと等しめことが保証されていなければならない。
スタまたはダイオードの適当な選定によシ、ダイオード
Ｄ５．Ｄ４． ＱＴＩのベース・エミッタ間スレシホル
ド電圧がトランジスタＴ４゜Ｔ５．・Ｑ７およびＱ７Ｂ
のそれと等しめことが保証されていなければならない。
トランジスタＴ６およびＴ７から成る電流スイッチに対
する参照電圧”ｒｅｆは、入力信号’ＩＮの牛スパンに
相当する電圧降下が抵抗Ｒ３において発生され、さらに
両軍圧（入力電圧Ｕ工Ｎ）および参照電圧Ｕｒｅｆが同
一の仕方で３つのダイオードまたはトランジスタ・スレ
シホルドを経て下方にずらされるという仕方で得られる
。
する参照電圧”ｒｅｆは、入力信号’ＩＮの牛スパンに
相当する電圧降下が抵抗Ｒ３において発生され、さらに
両軍圧（入力電圧Ｕ工Ｎ）および参照電圧Ｕｒｅｆが同
一の仕方で３つのダイオードまたはトランジスタ・スレ
シホルドを経て下方にずらされるという仕方で得られる
。
電流源工。は、ｖｃｃとＳｌのベースまたはコレクタと
の間の抵抗Ｒ８Ｉにより参照電流が定められ、それが公
知の仕方でトランジスタＳ２に与えられるという仕方で
実現されている。２エミツタ領域を有するトランジスタ
（面積ファクタ＝２）の使用によりｓ Ｉｎは参照電
流工ＲＴ” （Ｖｃｃ−Ｕｂｅ）／Ｒ８Ｉの２暗の値を
とる２゜ °最悪１条件下、特に供給電圧の変動の最悪条件下で全
回路の申し分のない機能を保証するために必要な出力電
流スイッチＡのＥＣ，ＬスパンΔＵｉ’を特に重要であ
る。ＴＴＬ段Ｃの入力端Ａ３における必要なスイッチン
グ電位は下式で表わされる。
の間の抵抗Ｒ８Ｉにより参照電流が定められ、それが公
知の仕方でトランジスタＳ２に与えられるという仕方で
実現されている。２エミツタ領域を有するトランジスタ
（面積ファクタ＝２）の使用によりｓ Ｉｎは参照電
流工ＲＴ” （Ｖｃｃ−Ｕｂｅ）／Ｒ８Ｉの２暗の値を
とる２゜ °最悪１条件下、特に供給電圧の変動の最悪条件下で全
回路の申し分のない機能を保証するために必要な出力電
流スイッチＡのＥＣ，ＬスパンΔＵｉ’を特に重要であ
る。ＴＴＬ段Ｃの入力端Ａ３における必要なスイッチン
グ電位は下式で表わされる。
ｖ２λｒｆ＝ （１” ） ’ ”ｂｅ
（１ン電流源Ｂから与えられる電位は、
ダイオードＤ６およびトランジスタＴ４およびＱ７によ
る負荷の影響（ＴＴＬ段Ｃのスイッチング点で認められ
る）を無視すれば、入力端ＵＩＮが１高ルベルの場合に
は、 また、入力端ＵＩＮが１低ルベルの場合には、ここに、
ｎ＝２・・・＝トランジスタＳ２の面積ファクタ である。
（１ン電流源Ｂから与えられる電位は、
ダイオードＤ６およびトランジスタＴ４およびＱ７によ
る負荷の影響（ＴＴＬ段Ｃのスイッチング点で認められ
る）を無視すれば、入力端ＵＩＮが１高ルベルの場合に
は、 また、入力端ＵＩＮが１低ルベルの場合には、ここに、
ｎ＝２・・・＝トランジスタＳ２の面積ファクタ である。
必要な最小スパンΔＵｍｉｎ、ｅｒｒは下式のように計
算される。
算される。
（２）および（３）式を代入すると、下式が得られる。
第３図による回路は、たとえば通常のｐｎダイオードお
よび通常のｎｐｎトランジスタを用いる場合、抵抗値に
関して下記のように設計される。
よび通常のｎｐｎトランジスタを用いる場合、抵抗値に
関して下記のように設計される。
Ｒ２Ｂ−Ｒ２−１絵 Ｒ７−３，２ｋΩＲ３−２５０
Ω Ｒ８−８００Ω Ｒ８Ｉ −４，２にΩ Ｒ９−１，５にΩＲ１−６
にΩ Ｒ１０−２５０Ω Ｒ５−２，７にΩ Ｒ１１−８００ΩＲ６−５にΩ ＲＴＩ −１，８にΩ ＲＴ２ − ４ ｋΩ この場合、電流源工。の電流工ｎは２ｍＡ％ＦｉＣＬス
パンΔＵは２ｖ、電流源Ｂの電流は“高“レベルでは１
ｍＡ、”低ルベル ある。結合キャパシタンスＱＣは２ １”を供給電圧Ｖ
。Ｃは＋５ｖである。
Ω Ｒ８−８００Ω Ｒ８Ｉ −４，２にΩ Ｒ９−１，５にΩＲ１−６
にΩ Ｒ１０−２５０Ω Ｒ５−２，７にΩ Ｒ１１−８００ΩＲ６−５にΩ ＲＴＩ −１，８にΩ ＲＴ２ − ４ ｋΩ この場合、電流源工。の電流工ｎは２ｍＡ％ＦｉＣＬス
パンΔＵは２ｖ、電流源Ｂの電流は“高“レベルでは１
ｍＡ、”低ルベル ある。結合キャパシタンスＱＣは２ １”を供給電圧Ｖ
。Ｃは＋５ｖである。
（５）式において、供給電圧ｖＣＣの最大変動ΔＶｃｃ
を１ｖとｔ，、ｔだベース・エミッタ間スレンホルト電
圧Ｕｂｅの温度に起因する変動ΔＵｂｅを０．２５■と
すると、上記の設計の場合、 ΔＵｍｉ。、ｅｒｊ ＝ ０− ４ ５ ｖとなる。
を１ｖとｔ，、ｔだベース・エミッタ間スレンホルト電
圧Ｕｂｅの温度に起因する変動ΔＵｂｅを０．２５■と
すると、上記の設計の場合、 ΔＵｍｉ。、ｅｒｊ ＝ ０− ４ ５ ｖとなる。
従って、回路に用いられている２ｖのスノζンΔＵによ
シ，′最悪１条件下でも十分な信号対雑音比が確保され
る。両方向で同一の信号対雑音比を得るためには，ＴＴ
Ｌ段Ｃのスイッチング点がΔＵ／２において到達されな
ければならない。
シ，′最悪１条件下でも十分な信号対雑音比が確保され
る。両方向で同一の信号対雑音比を得るためには，ＴＴ
Ｌ段Ｃのスイッチング点がΔＵ／２において到達されな
ければならない。
上記のように設計された第３図による変換回路のスイッ
チング挙動が第５図に示されている。この場合、すべて
のトランジスタはでＴ最適条件で駆動される。すなわち
、ＢＥダイオードの大きさは，トランジスタ・スイッチ
ング時間が最小化されるように，スイッチングすべきコ
レクタ電流に合わされた。
チング挙動が第５図に示されている。この場合、すべて
のトランジスタはでＴ最適条件で駆動される。すなわち
、ＢＥダイオードの大きさは，トランジスタ・スイッチ
ング時間が最小化されるように，スイッチングすべきコ
レクタ電流に合わされた。
入力端ＵＩＮに与えられたＥＣＬ人カパルスＥの時間的
経過と、出力端Ｕ。ＵＴに生じたＴＴＬ出力パルスＡｓ
の時間的経過とかられかるように、立上がりおよび立下
がりに対するスイッチング時間は６０θ以下である。
経過と、出力端Ｕ。ＵＴに生じたＴＴＬ出力パルスＡｓ
の時間的経過とかられかるように、立上がりおよび立下
がりに対するスイッチング時間は６０θ以下である。
第１表かられかるように、この回路はすべての１最悪１
条件下で非常に一定な１低１出力レベルを有する（ｖｏ
Ｌ（ｖ）は供給電圧および温度に関係する出力１低ルベ
ル）。
条件下で非常に一定な１低１出力レベルを有する（ｖｏ
Ｌ（ｖ）は供給電圧および温度に関係する出力１低ルベ
ル）。
第３図による回路の静的伝達特性は第４図に、制御電流
工と出力端Ｕ。ＵＴに生ずるＴＴＬ出力電圧とも縦軸に
とり、入力電圧Ｕ工、を横軸（Ｃとって示されている。
工と出力端Ｕ。ＵＴに生ずるＴＴＬ出力電圧とも縦軸に
とり、入力電圧Ｕ工、を横軸（Ｃとって示されている。
第１図は本発明による回路のブロック接続図、第２図は
本発明による回路の一実施例の接続図、第３図は本発明
による回路のもう一つの実施例の接続図、第４図は本発
明による回路の静的伝達特性を示す線図、第５図は本発
明による回路のスイッチング挙動を説明するためのパル
スダイアグラムである。 Ａ・・・電流スイッチ、Ｂ・・・電圧制御形電流源、Ｃ
・・・ＴＴＬ出力段。 ＩＧＩ ＩＧ２ ＩＧ３ 〜 ↑
本発明による回路の一実施例の接続図、第３図は本発明
による回路のもう一つの実施例の接続図、第４図は本発
明による回路の静的伝達特性を示す線図、第５図は本発
明による回路のスイッチング挙動を説明するためのパル
スダイアグラムである。 Ａ・・・電流スイッチ、Ｂ・・・電圧制御形電流源、Ｃ
・・・ＴＴＬ出力段。 ＩＧＩ ＩＧ２ ＩＧ３ 〜 ↑
Claims (1)
- 【特許請求の範囲】 １）Ｅ（！Ｌ論理レベルからＴＴＬ論理レベルへのレベ
ル変換のため、入力側にＥＣＬ論理レベルを与えられる
１つのエミッタ結合ｔｌｉｉｔスイッチとＴＴＬ出力段
とを有する論理レベル変換回路において、入力側に電流
スイッチ（Ａ）の出力を与えられておりかつ出力側でＴ
ＴＬ出力段＜Ｃ＞と接続されている電圧制御形電流源（
Ｂ）が設けられていることを特徴とする。論理レベル変
換回路。 ２） Ｎ流源（Ｂ ）がトランジスタダイオード（Ｔ２
）を有する電流ミラーとして構成されていることを特徴
とする特許請求の範囲第１項記載の論理レベル変換回路
。 ３）電流源（Ｂ）が入力端に電流スイッチ（Ａ）の非反
転出力を与えられていることを特徴とする特許請求の範
囲第１項または第２項記載の論理レベル変換回路。 ４）電流スイッチ（Ａ）の反転出力端とＴＴＬ出力段Ｃ
Ｃ＞の入力端（Ａ３）との間にコンデンサ（ＱＣりが接
続されていることを特徴とする特許請求の範囲第１項な
いし第３頃のいずれかに記載の論理レベル変換回路。 ５）ＴＴＩ、出力段（Ｃ）がプッシュプル段（Ｔ５゜Ｔ
１５）として構成されていることを特徴とする特許請求
の範囲第１項ないし第４項のいずれかに記載の論理レベ
ル変換回路。 ６）ＴＴＬ出力段（Ｃ）の少なくとも１つのトランジス
タのフレフタ・エミッタ間残留電圧をクランプするため
の回路（Ｄ６．Ｒ８；Ｄ？。 Ｒ１０）が設けられていることを特徴とする特許請求の
範囲第１項ないし第５＠のいずれかに記載の論理レベル
変換回路。 ７）ＴＴＬ出力段ＣＣ）の少なくとも１つのトランジス
タのベース電位をクランプするための回路（Ｒ６，ＱＴ
Ｉ、Ｄ４．Ｄ５．Ｑ７゜Ｃ７Ｂ）が設けられていること
を特徴とする特許請求の範囲第１項ないし第６項のいず
れかに記載の論理レベル変換回路。 ８）電流ミラー（Ｂ）の作動トランジスタ（Ｔ３）のコ
レクタ・エミッタ間残留電圧をクランプするだめの回路
（Ｃ７）が設けられていることを特徴とする特許請求の
範囲第１項ないし第７項の論ずれかに記載の論理レベル
変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE32175124 | 1982-05-10 | ||
| DE19823217512 DE3217512A1 (de) | 1982-05-10 | 1982-05-10 | Schaltungsanordnung zur pegelumsetzung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205335A true JPS58205335A (ja) | 1983-11-30 |
Family
ID=6163189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079188A Pending JPS58205335A (ja) | 1982-05-10 | 1983-05-06 | 論理レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4629913A (ja) |
| EP (1) | EP0094044A3 (ja) |
| JP (1) | JPS58205335A (ja) |
| DE (1) | DE3217512A1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
| US4704544A (en) * | 1986-04-22 | 1987-11-03 | Unisearch Limited | Complementary current mirror logic |
| US4684880A (en) * | 1986-12-09 | 1987-08-04 | Trw Inc. | Reference current generator circuit |
| US4714871A (en) * | 1986-12-18 | 1987-12-22 | Rca Corporation | Level shifter for a power supply regulator in a television apparatus |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| JPH0683053B2 (ja) * | 1987-10-30 | 1994-10-19 | 日本電気株式会社 | レベル変換回路 |
| US4835420A (en) * | 1987-11-17 | 1989-05-30 | Applied Micro Circuits Corporation | Method and apparatus for signal level conversion with clamped capacitive bootstrap |
| US4806799A (en) * | 1988-02-26 | 1989-02-21 | Motorola, Inc. | ECL to CMOS translator |
| FR2635620B1 (fr) * | 1988-08-19 | 1991-08-02 | Radiotechnique Compelec | Circuit d'entree a commutation acceleree |
| US4988898A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | High speed ECL/CML to TTL translator circuit |
| US5015888A (en) * | 1989-10-19 | 1991-05-14 | Texas Instruments Incorporated | Circuit and method of generating logic output signals from an ECL gate to drive a non-ECL gate |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| JPH0666679B2 (ja) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ論理回路 |
| US5036224A (en) * | 1990-03-01 | 1991-07-30 | National Semiconductor Corporation | Single ended MOS to ECL output buffer |
| JP2528028B2 (ja) * | 1990-08-22 | 1996-08-28 | 三菱電機株式会社 | レベル変換回路 |
| US5124632A (en) * | 1991-07-01 | 1992-06-23 | Motorola, Inc. | Low-voltage precision current generator |
| US5321320A (en) * | 1992-08-03 | 1994-06-14 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| US5467051A (en) * | 1993-09-01 | 1995-11-14 | Motorola, Inc. | Low voltage precision switch |
| US7535280B2 (en) * | 2004-04-30 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
| US8692576B2 (en) * | 2006-09-18 | 2014-04-08 | Linear Technology Corporation | Circuit and methodology for high-speed, low-power level shifting |
| US9563223B2 (en) * | 2015-05-19 | 2017-02-07 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low-voltage current mirror circuit and method |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3491251A (en) * | 1965-12-20 | 1970-01-20 | Motorola Inc | Logic circuit having noise immunity capability which exceeds one-half the logic swing in both directions |
| FR1515305A (fr) * | 1966-02-19 | 1968-03-01 | Tesla Np | Amplificateur d'opérations à transistor |
| US3531730A (en) * | 1969-10-08 | 1970-09-29 | Rca Corp | Signal translating stage providing direct voltage |
| US3676707A (en) * | 1970-03-12 | 1972-07-11 | Solartron Electronic Group | Jitter free trigger pulse generator |
| US3766406A (en) * | 1971-12-06 | 1973-10-16 | Cogar Corp | Ecl-to-ttl converter |
| US3974402A (en) * | 1975-03-26 | 1976-08-10 | Honeywell Information Systems, Inc. | Logic level translator |
| EP0009083A1 (de) * | 1978-09-19 | 1980-04-02 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Wechseln des Bezugspotentials von logischen Signalen |
| US4356409A (en) * | 1979-06-29 | 1982-10-26 | Hitachi, Ltd. | Level conversion circuit |
| US4456838A (en) * | 1981-02-25 | 1984-06-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Level shifting circuit |
| JPS58106902A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | Ｐｉｎダイオ−ド駆動回路 |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
-
1982
- 1982-05-10 DE DE19823217512 patent/DE3217512A1/de not_active Withdrawn
-
1983
- 1983-05-05 US US06/491,863 patent/US4629913A/en not_active Expired - Fee Related
- 1983-05-05 EP EP83104436A patent/EP0094044A3/de not_active Ceased
- 1983-05-06 JP JP58079188A patent/JPS58205335A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0094044A3 (de) | 1984-07-18 |
| EP0094044A2 (de) | 1983-11-16 |
| US4629913A (en) | 1986-12-16 |
| DE3217512A1 (de) | 1983-11-10 |
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