JPS58205334A - 論理レベル変換回路 - Google Patents
論理レベル変換回路Info
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- JPS58205334A JPS58205334A JP58079187A JP7918783A JPS58205334A JP S58205334 A JPS58205334 A JP S58205334A JP 58079187 A JP58079187 A JP 58079187A JP 7918783 A JP7918783 A JP 7918783A JP S58205334 A JPS58205334 A JP S58205334A
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- JP
- Japan
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- current switch
- logic level
- transistor
- emitter
- conversion circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＴＴＬ論理レベルからＥＣＬ論理レベルへの
レベル変換のため、入力（ｔｌｌｌ＋二Ｔ Ｔ Ｌ 論
理レベルを与えられる少なくとも１つのエミッタ結合電
流スイッチを有し、その出力側からＥＣＬ論理レベルが
取出され得る倫理レベル変換回路に関する。
レベル変換のため、入力（ｔｌｌｌ＋二Ｔ Ｔ Ｌ 論
理レベルを与えられる少なくとも１つのエミッタ結合電
流スイッチを有し、その出力側からＥＣＬ論理レベルが
取出され得る倫理レベル変換回路に関する。
レベル変換器は１つの回路素子ファミリの論理レベルを
他のファミリの論理レベルに変換するために用いられる
。ここで！ＴＬしくルとはＴＴＬ（トランゝシスタート
ランジスタ論理）技術のレベルのほかに、たとえばＲＴ
Ｌ（抵抗−トランジスタ論理）、ＤＴＬ（ダイオード・
トランジスタ論理）およびＨＬＬ Ｃ高レベル論理）技
術のレベルのような他の標準論理レベルをも指すものと
する。
他のファミリの論理レベルに変換するために用いられる
。ここで！ＴＬしくルとはＴＴＬ（トランゝシスタート
ランジスタ論理）技術のレベルのほかに、たとえばＲＴ
Ｌ（抵抗−トランジスタ論理）、ＤＴＬ（ダイオード・
トランジスタ論理）およびＨＬＬ Ｃ高レベル論理）技
術のレベルのような他の標準論理レベルをも指すものと
する。
ＴＴＬレベルは一般に、電位”ｏ”を基準とする電圧が
論理的”高”状態の表現のためには２ボルト以上、また
論理的ゞ低“状態の表現のためには０．８ボルト以下で
なければならないと定められている。しかし、ＥＣＬ（
エミッタ結合論理）技術において生ずるレベルは一般に
、同じく電位″′０”を基準として、高”状態と”低”
状態との間の差が著しく小さく、たとえばＥＣＬレベル
では゛電圧は論理的”高”状態の表現のためには−０，
９８ボルト以上、また論理的６低”状態の表現のために
は−１，６３ボルト以下でなければならない。
論理的”高”状態の表現のためには２ボルト以上、また
論理的ゞ低“状態の表現のためには０．８ボルト以下で
なければならないと定められている。しかし、ＥＣＬ（
エミッタ結合論理）技術において生ずるレベルは一般に
、同じく電位″′０”を基準として、高”状態と”低”
状態との間の差が著しく小さく、たとえばＥＣＬレベル
では゛電圧は論理的”高”状態の表現のためには−０，
９８ボルト以上、また論理的６低”状態の表現のために
は−１，６３ボルト以下でなければならない。
冒頭に記載した種類の回路はたとえば℃ｌＩｎｔｅｇｒ
ａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｃａｔａｌｏｇ ｆｏｒ
ｌ）ｅｓｉｇｎＥｎｇｉｎｅｅｒｓ （設計技術者
のための集積回路カタログ）”第１版４１ Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ、１９７１年、第４−７３
へ４−８４頁およびＭｏｔｏｒｏｌａＭＥＣＬ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ （集積回路）。
ａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｃａｔａｌｏｇ ｆｏｒ
ｌ）ｅｓｉｇｎＥｎｇｉｎｅｅｒｓ （設計技術者
のための集積回路カタログ）”第１版４１ Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ、１９７１年、第４−７３
へ４−８４頁およびＭｏｔｏｒｏｌａＭＥＣＬ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ （集積回路）。
１９７８年、第３〜１９頁から公知である。
ＴＴＬレベルもＥＣＬレペルモｉｌＥ圧″′ｏ″を基準
とすることを可能にするために、公知の回路は極性の異
なる２つの供給電圧を必要とし、従って単一の供給電圧
しか必要としないレベル変換回路（二くらべて給電Ｃ二
人きな費用を必要とする。
とすることを可能にするために、公知の回路は極性の異
なる２つの供給電圧を必要とし、従って単一の供給電圧
しか必要としないレベル変換回路（二くらべて給電Ｃ二
人きな費用を必要とする。
本発明の目的は、遅延時間を小さくすることができ、か
つ単一の供給電圧ですますことができる論理レベル変換
回路を提供することである。
つ単一の供給電圧ですますことができる論理レベル変換
回路を提供することである。
この目的は本発明によれば、冒頭に記載した種類の論理
レベル変換回路において、２つのエミッタ結合ｎｐｎ
）ランジスタにより構成された第１の電流スイッチと、
２つのエミッタ結合ｐｎｐ ）ランジスタにより構成さ
れた第２の電流スイッチとを有し、第２の電流スイッチ
の第１のトランジスタが第１の電流スイッチに対する入
力段として配置されており、また第２の電流スイッチに
対するスイッチングスレシホルドが第１の電流スイッチ
のそれよりも高い値を有することを特徴とする論理レベ
ル変換回路により達成される。それ（二より、単一の供
給電圧を用いて、たとえば電圧を論理的６高”状態の表
現のためには（Ｖｏｃ−０，８）ボルト以上に、また論
理的”低”状態の表現のためには（Ｖｏｃ−１３）ボル
ト以下に保つことができる（ｖｏＣ−供給電圧）。
レベル変換回路において、２つのエミッタ結合ｎｐｎ
）ランジスタにより構成された第１の電流スイッチと、
２つのエミッタ結合ｐｎｐ ）ランジスタにより構成さ
れた第２の電流スイッチとを有し、第２の電流スイッチ
の第１のトランジスタが第１の電流スイッチに対する入
力段として配置されており、また第２の電流スイッチに
対するスイッチングスレシホルドが第１の電流スイッチ
のそれよりも高い値を有することを特徴とする論理レベ
ル変換回路により達成される。それ（二より、単一の供
給電圧を用いて、たとえば電圧を論理的６高”状態の表
現のためには（Ｖｏｃ−０，８）ボルト以上に、また論
理的”低”状態の表現のためには（Ｖｏｃ−１３）ボル
ト以下に保つことができる（ｖｏＣ−供給電圧）。
さらに、本発明の回路Ｃ二よれば、第１の電流スイッチ
のトランジスタの飽和が避けられるので。
のトランジスタの飽和が避けられるので。
遅延時間を小さくすることができる。
本発明Ｃよる回路の実施態様は特許請求の範囲第２項以
下にあげられている。
下にあげられている。
以下、図面により本発明を一層詳細に説明する。
図面中で同一の要素には同一の符号が付されている。
第１図の実施例ではＴＴＬレベルは入力信号ＵＩＮとし
て、２つのｎｐｎ）ランジスタＴｌ、Ｔ２から成る電流
スイッチに与えられる。この電流スイッチｎ第１のトラ
ンジスタＴ】および第２のトランジスタＴ２はそれらの
互いに結合されたエミッタを介して、接地点に接続され
ている定電流源Ｉｎと接続されている。この定電流源は
通常の定電流源、最も簡単な場合には抵抗、として構成
することができる。第１のトランジスタＴ１のコレクタ
はコレクタ抵抗Ｒ１を介して、また第２のトランジスタ
Ｔ２のコレクタはコレクタ抵抗Ｒ２を介して供給電圧Ｖ
。Ｃと接続されている。
て、２つのｎｐｎ）ランジスタＴｌ、Ｔ２から成る電流
スイッチに与えられる。この電流スイッチｎ第１のトラ
ンジスタＴ】および第２のトランジスタＴ２はそれらの
互いに結合されたエミッタを介して、接地点に接続され
ている定電流源Ｉｎと接続されている。この定電流源は
通常の定電流源、最も簡単な場合には抵抗、として構成
することができる。第１のトランジスタＴ１のコレクタ
はコレクタ抵抗Ｒ１を介して、また第２のトランジスタ
Ｔ２のコレクタはコレクタ抵抗Ｒ２を介して供給電圧Ｖ
。Ｃと接続されている。
第１のトランジスタＴ１のベースは入力信号ＵＩＮを与
えられ、他方第２のトランジスタＴ２のベースは接地点
と接続されている参照電圧源Ｕｒｅｆと接続されてりる
。参照電圧［Ｕｒｅｆ の電圧は。
えられ、他方第２のトランジスタＴ２のベースは接地点
と接続されている参照電圧源Ｕｒｅｆと接続されてりる
。参照電圧［Ｕｒｅｆ の電圧は。
最も簡単な場合には１分圧器により得られ、またその電
圧値は入力信号の”高”状態の電圧と１低”状態の電圧
との間の値に選定される。参照電圧値が両信号の中央す
なわち約１．４Ｖに選定されることは有利である。
圧値は入力信号の”高”状態の電圧と１低”状態の電圧
との間の値に選定される。参照電圧値が両信号の中央す
なわち約１．４Ｖに選定されることは有利である。
電流スイッチの反転出力端Ａ１から、直接に出され得る
。電流スイッチの非反転出力端Ａ２にエミッタホロワと
して直接されているトランジスタＴ７を介して、もし、
くは直接（二。
。電流スイッチの非反転出力端Ａ２にエミッタホロワと
して直接されているトランジスタＴ７を介して、もし、
くは直接（二。
出力端Ａ２から非反転ＥＣＬレベルＱが取出され得る。
両トランジスタＴ１およびＴ２から電流スイッチとして
構成された差動増幅器はＥＣＬ技術から公知の仕方で作
動する。すなわら、他方のトランジスタにくらべて大き
なベース電位を有するトランジスタが導通する。抵抗Ｒ
１およびＲ２は、出力信号Ｑまたはりが供給電圧ＶＣＣ
を基準として所望のＥＣＬスパン７Ｕを有するように選
定されろ。
構成された差動増幅器はＥＣＬ技術から公知の仕方で作
動する。すなわら、他方のトランジスタにくらべて大き
なベース電位を有するトランジスタが導通する。抵抗Ｒ
１およびＲ２は、出力信号Ｑまたはりが供給電圧ＶＣＣ
を基準として所望のＥＣＬスパン７Ｕを有するように選
定されろ。
この選寓はたとえばＥＣＬレベル６高”が（ＶＣＣ−Ｏ
，Ｓ）ボルト以上、またＥＣＬレベル”低゛′か（Ｖｏ
Ｃ−１，３）ボルト以下であるようＣ二行なわれ得る。
，Ｓ）ボルト以上、またＥＣＬレベル”低゛′か（Ｖｏ
Ｃ−１，３）ボルト以下であるようＣ二行なわれ得る。
しかし、この電流スイッチは１通常のＥＣＬ電流スイッ
チ素子と比較して、接地点を基準とする参照電圧Ｕｒｅ
ｆ で作動する。へカ端ＵＩＮに６高”レベルが与えら
れると、抵抗Ｒ１においてはΔＵの電圧降下が生ずるが
、抵抗Ｒ２では電圧降下が生じないので、出力端ζ（碍
ま電圧Ｖ。。−）Ｕ−ＵＢＥ （ＵＢＢ＝−エミッタホ
ロワトランジスタＴ６のベース−エミッタ間スレシホル
ド電圧）を有する”低”レベルが生じ、また出力端Ｑに
は”高”レベルが生ずる。
チ素子と比較して、接地点を基準とする参照電圧Ｕｒｅ
ｆ で作動する。へカ端ＵＩＮに６高”レベルが与えら
れると、抵抗Ｒ１においてはΔＵの電圧降下が生ずるが
、抵抗Ｒ２では電圧降下が生じないので、出力端ζ（碍
ま電圧Ｖ。。−）Ｕ−ＵＢＥ （ＵＢＢ＝−エミッタホ
ロワトランジスタＴ６のベース−エミッタ間スレシホル
ド電圧）を有する”低”レベルが生じ、また出力端Ｑに
は”高”レベルが生ずる。
逆の場合として入力信号Ｕ工、が”低”であ九ば。
トランジスタＴ２が導通するので、出力信号ζが”高”
レベルを、また出力信号Ｑが６低”レベルを有する。
レベルを、また出力信号Ｑが６低”レベルを有する。
すなわち、ここに示されている例は、単一の供給電圧し
か必要としない論理レベル変換回路であり、この場合、
出力レベルは基準としている供給電圧に基づいて同じく
変動する。
か必要としない論理レベル変換回路であり、この場合、
出力レベルは基準としている供給電圧に基づいて同じく
変動する。
このような論理レベル変換回路は、集積回路が外部から
ＴＴＬレベルとＴＴＬ技術に適した供給電圧（たとえば
＋ＳＶ）とを与えられる点で特に白゛利であるが、内部
では速度の理由からＥＣＬ技マイｊが用いられなければ
ならない。
ＴＴＬレベルとＴＴＬ技術に適した供給電圧（たとえば
＋ＳＶ）とを与えられる点で特に白゛利であるが、内部
では速度の理由からＥＣＬ技マイｊが用いられなければ
ならない。
レベル変換器の遅延時間をできるがぎり小さくするため
、チップ内部（二もトランジスタＴ］およびＴ２に対し
てもｎｐｎトランジスタを用いることは有利である。し
かし、第１図による回路は。
、チップ内部（二もトランジスタＴ］およびＴ２に対し
てもｎｐｎトランジスタを用いることは有利である。し
かし、第１図による回路は。
入力信号Ｕ工、が供給電圧Ｖ。Ｃよりも大きいときに。
トランジスタＴ１が飽和状態で動作するので、しくル変
換器が過大な遅延時間を有するという欠点を持っている
。さらに、トランジスタＴ２のベース・エミッタ区間に
高い阻止電圧が生じ得る。しかし、高速トランジスタに
おけるベース・エミッタ区間は低い降伏電圧を有するの
で、トランジスタＴ２の破壊の危険がある。
換器が過大な遅延時間を有するという欠点を持っている
。さらに、トランジスタＴ２のベース・エミッタ区間に
高い阻止電圧が生じ得る。しかし、高速トランジスタに
おけるベース・エミッタ区間は低い降伏電圧を有するの
で、トランジスタＴ２の破壊の危険がある。
この欠点を避けるため１本発明によれば、２つのｎｐｎ
）ランジスタＴ１およびＴ２から成る第１の（アクティ
ブな）電流スイッチを、同じくエミッタ結合されただし
ｐｎｐ）ランジスタＴ３およびＴ４から成る第２の電流
スイッチにより補っている。ｐｎＰ）ランジスタが、コ
レクタが常（−接地電位ｌ二弘ければならない基板ｐｎ
ｐとして構成されることは有利である。第２図に本発明
の一実施例が示されている。トランジスタＴＩ、Ｔ２、
コレクタ抵抗Ｒ１，Ｒ２，エミッタホロワＴ６、Ｔ７お
よび電流源Ｉｎの構成および機能は第１図中のそれと同
様である。第２の電流スイッチは２つのｐｎｐ）ランジ
スタＴ３およびＴ４から成り、第２の電流スイッチの第
１のトランジスタＴ３は第１の電？なスイッチの第１の
トランジスタＴ１に対する入力段として接続されている
。第２の電流スイッチに対するスイッチングスレンホル
トは第１の電流スイッチのそれよりも高い値を有する。
）ランジスタＴ１およびＴ２から成る第１の（アクティ
ブな）電流スイッチを、同じくエミッタ結合されただし
ｐｎｐ）ランジスタＴ３およびＴ４から成る第２の電流
スイッチにより補っている。ｐｎＰ）ランジスタが、コ
レクタが常（−接地電位ｌ二弘ければならない基板ｐｎ
ｐとして構成されることは有利である。第２図に本発明
の一実施例が示されている。トランジスタＴＩ、Ｔ２、
コレクタ抵抗Ｒ１，Ｒ２，エミッタホロワＴ６、Ｔ７お
よび電流源Ｉｎの構成および機能は第１図中のそれと同
様である。第２の電流スイッチは２つのｐｎｐ）ランジ
スタＴ３およびＴ４から成り、第２の電流スイッチの第
１のトランジスタＴ３は第１の電？なスイッチの第１の
トランジスタＴ１に対する入力段として接続されている
。第２の電流スイッチに対するスイッチングスレンホル
トは第１の電流スイッチのそれよりも高い値を有する。
このことは、第２図の実施例では、入力電圧Ｕ１Ｎが第
２の電流スイッチの第ＪのトランジスタＴ３のベースに
与えられ、そのコレクタが接地点と接続されており、ま
たそのエミッタが一方では電流源Ｉ、Ｉを介して供給電
圧ｖＣＣと、また他方では第１の電流スイッチの第１の
トランジスタＴＩのベースと接続されていることにより
実現される。第２の電流スイッチの第２のトランジスタ
Ｔ１は、そのエミッタが第１の電流スイッチの第１のト
ランジスタＴ】のベースと、そのベースが、ｊｓ １の
電流スイッチの第２のトランジスタＴ２のベースと、ま
たそのコレクタが接地点と接続されているように配置さ
れている。こうして第２の電ｌｆｌ仁スイッチ（二対す
るスイッチングスレンホルト°は第１の電流スイッチの
それよりもベース・エミッタ間スレンホルト電圧だけ高
い値を有する。
２の電流スイッチの第ＪのトランジスタＴ３のベースに
与えられ、そのコレクタが接地点と接続されており、ま
たそのエミッタが一方では電流源Ｉ、Ｉを介して供給電
圧ｖＣＣと、また他方では第１の電流スイッチの第１の
トランジスタＴＩのベースと接続されていることにより
実現される。第２の電流スイッチの第２のトランジスタ
Ｔ１は、そのエミッタが第１の電流スイッチの第１のト
ランジスタＴ】のベースと、そのベースが、ｊｓ １の
電流スイッチの第２のトランジスタＴ２のベースと、ま
たそのコレクタが接地点と接続されているように配置さ
れている。こうして第２の電ｌｆｌ仁スイッチ（二対す
るスイッチングスレンホルト°は第１の電流スイッチの
それよりもベース・エミッタ間スレンホルト電圧だけ高
い値を有する。
入力電圧Ｕ１Ｎに関係するトランジスタＴＩ、Ｔ２Ｔ３
．Ｔ４の導通関係が第３図に示されている。
．Ｔ４の導通関係が第３図に示されている。
第３図のグラフ表示では、参照電圧Ｕｒｅｆ およびベ
ース・エミッタ間スレンホルト電圧ＵＢＦｉの和として
形成される回路点Ｂの電圧Ｕｒ８ｆ′が基本とされてい
る。相応の電圧がたとえば第２図中の鎖線の枠内に示さ
れている回路Ｒにより得られる。回路Ｒ内（二接地点と
接続されている参照電圧Ｕｒｅｆ（たとえば１．４Ｖ）
が用意されており、この参照電圧はＩ）ｎＰ）ランジス
タＴ５のベースに与えられ、そのコレクタは接地点に接
続されており、またそのエミッタは一方では回路点Ｂと
、また他方では電流源■、２を介して供給電圧Ｖ。０と
接続されている。すなわう、トランジスタＴ５はエミッ
タホロワとして接続されている。トランジスタＴ３およ
びＴ５のベース・エミッタ間スレシホルドを同一（ニす
るため、トランジスタＴ３およびＴ５を通って流れる電
流を等しくするように電流源■、ｌおよび工、２が構成
さルることは有利である。
ース・エミッタ間スレンホルト電圧ＵＢＦｉの和として
形成される回路点Ｂの電圧Ｕｒ８ｆ′が基本とされてい
る。相応の電圧がたとえば第２図中の鎖線の枠内に示さ
れている回路Ｒにより得られる。回路Ｒ内（二接地点と
接続されている参照電圧Ｕｒｅｆ（たとえば１．４Ｖ）
が用意されており、この参照電圧はＩ）ｎＰ）ランジス
タＴ５のベースに与えられ、そのコレクタは接地点に接
続されており、またそのエミッタは一方では回路点Ｂと
、また他方では電流源■、２を介して供給電圧Ｖ。０と
接続されている。すなわう、トランジスタＴ５はエミッ
タホロワとして接続されている。トランジスタＴ３およ
びＴ５のベース・エミッタ間スレシホルドを同一（ニす
るため、トランジスタＴ３およびＴ５を通って流れる電
流を等しくするように電流源■、ｌおよび工、２が構成
さルることは有利である。
入力電圧ＵＩＮがトランジスタＴ１およびＴ２から成る
電流スイッチのスイッチングスレンホルト（７Ｎ／Ｔ２
スレンホルト）よりも小さければ、すなわら参照電圧Ｕ
ｒｅｆ よりも小さければ、トランジスタＴ２および一
層低いベース電位を有するトランジスタＴ３が導通する
ので、出力端Ｑに６低”信号が生ずる。入力電圧Ｕ工、
がＴｊ ／Ｔ ２スイツチングスレシホルドと’ｌ’３
／Ｔ４スイッチングスレシホルド（トランジスタＴ３お
よびＴ４から成る電流スイッチのスイッチングスレンホ
ルトすなわら電圧Ｕｒｅｆ ＋ＵＢＢ ）との間の値で
あれば、トランジスタＴ３およびＴ１が導通するので、
出力信号Ｑが１高”レベルを有する。入力信号ＵＩＮが
Ｔ ３ ／Ｔ ４スイツチングスレンホルトよりも大き
ければ、トランジスタＴＩおよびＴ４が導通する。
電流スイッチのスイッチングスレンホルト（７Ｎ／Ｔ２
スレンホルト）よりも小さければ、すなわら参照電圧Ｕ
ｒｅｆ よりも小さければ、トランジスタＴ２および一
層低いベース電位を有するトランジスタＴ３が導通する
ので、出力端Ｑに６低”信号が生ずる。入力電圧Ｕ工、
がＴｊ ／Ｔ ２スイツチングスレシホルドと’ｌ’３
／Ｔ４スイッチングスレシホルド（トランジスタＴ３お
よびＴ４から成る電流スイッチのスイッチングスレンホ
ルトすなわら電圧Ｕｒｅｆ ＋ＵＢＢ ）との間の値で
あれば、トランジスタＴ３およびＴ１が導通するので、
出力信号Ｑが１高”レベルを有する。入力信号ＵＩＮが
Ｔ ３ ／Ｔ ４スイツチングスレンホルトよりも大き
ければ、トランジスタＴＩおよびＴ４が導通する。
すなわら、高い入力電圧はＰｎＰ）ランジスタＴ３のベ
ース・エミッタ区間で電圧降下を生ずるので、ｎｐｎ）
ランジスタＴ２のベース・エミッタ区間の電圧はほぼ０
ポルトに制限される。ｐｎｐトランジスタは一般にｎ、
ｐｎ）ランジスタよりも大きなベース・エミッタ間電圧
を有するので、第２図による回路は第１図（二よる回路
よりも信頼性が高い。
ース・エミッタ区間で電圧降下を生ずるので、ｎｐｎ）
ランジスタＴ２のベース・エミッタ区間の電圧はほぼ０
ポルトに制限される。ｐｎｐトランジスタは一般にｎ、
ｐｎ）ランジスタよりも大きなベース・エミッタ間電圧
を有するので、第２図による回路は第１図（二よる回路
よりも信頼性が高い。
高い入力電圧Ｃ二おけ、る、トランジスタＴ１の飽和は
本発明による回路では回避されている。なぜならば、ト
ランジスタＴ］のペース電位が和電圧Ｕｒｅｆ ＋Ｕ
ＢＢを超過し得ないからである。さらに。
本発明による回路では回避されている。なぜならば、ト
ランジスタＴ］のペース電位が和電圧Ｕｒｅｆ ＋Ｕ
ＢＢを超過し得ないからである。さらに。
負の入力電圧ＵＩＮはトランジスタＴ３のベース・コレ
クタ・ダイオードＣ：より制限される。
クタ・ダイオードＣ：より制限される。
電流源工。、Ｉ、、および工、２は通常の定電流源とし
て、最も簡単な場合（：は抵抗として実現され得る。参
照電圧Ｕｒｅｆ はＴＴＬレベル６高”とＴＴＬレベル
６低”との間の中央の値すなわち約１．４Ｖｌ＝選定さ
れるのが有利である。トランジスタＴ１ないしＴ４の電
流増幅率は一般Ｃ二、そのベース電流を無視し得るほど
大きい。
て、最も簡単な場合（：は抵抗として実現され得る。参
照電圧Ｕｒｅｆ はＴＴＬレベル６高”とＴＴＬレベル
６低”との間の中央の値すなわち約１．４Ｖｌ＝選定さ
れるのが有利である。トランジスタＴ１ないしＴ４の電
流増幅率は一般Ｃ二、そのベース電流を無視し得るほど
大きい。
高速集積回路に対する通常のプロセスを用いる場合にＰ
ｎｐ）ランジスタは一般に比較的遅いので、第２の電流
スイッチの第１のトランジスタＴ３のベースとコレクタ
との間に結合コンデンサＣを接続しておき、短時間にわ
たりコンデンサＣが入力レベルをシフトさせることは有
利である。
ｎｐ）ランジスタは一般に比較的遅いので、第２の電流
スイッチの第１のトランジスタＴ３のベースとコレクタ
との間に結合コンデンサＣを接続しておき、短時間にわ
たりコンデンサＣが入力レベルをシフトさせることは有
利である。
コンデンサＣはトランジスタＴ３のベース・エミッタ・
ダイオードの空乏層キャノζンタンスとして形成するこ
とができる。
ダイオードの空乏層キャノζンタンスとして形成するこ
とができる。
第２図による実施例では、電流源Ｉ、１および■ から
発生される電流はそれぞれ０．２５ｍＡ。
発生される電流はそれぞれ０．２５ｍＡ。
２
電〆ζ源■。から発生される電流は０．６ ｍＡ 、参
照電圧Ｕｒｅｆ はｔ４Ｖ、トランジスタＴ１ないし’
ｌ’７（７）ベース・エミッタ間スレンホルト心圧ハ０
．８Ｖ、キャパシタンスＣは１２ｐＦ、抵抗Ｒ１および
Ｒ２はそれぞれ８３００である。電流源■ は１つの１
２にΩ抵抗により構成さｔた。参ｉ 照電圧Ｕｒｅｆ −よ温度および供給電圧の変動の影
１・ｉｆＩ：浦償されｍｍ路網（いわゆる°′バンドー
ギヤ・・）ｆ−レフエレンス”）として実現された。ｎ
ｐｎトランジスタは４０μ−のエミッタ面積（平面図で
見たエミッタ注入範囲の面積）を有し、そのエミッタ・
ペース間キャパシタンスおよびコレクターベース間キャ
パシタンスはそれぞれ０．１ｐＦ。
照電圧Ｕｒｅｆ はｔ４Ｖ、トランジスタＴ１ないし’
ｌ’７（７）ベース・エミッタ間スレンホルト心圧ハ０
．８Ｖ、キャパシタンスＣは１２ｐＦ、抵抗Ｒ１および
Ｒ２はそれぞれ８３００である。電流源■ は１つの１
２にΩ抵抗により構成さｔた。参ｉ 照電圧Ｕｒｅｆ −よ温度および供給電圧の変動の影
１・ｉｆＩ：浦償されｍｍ路網（いわゆる°′バンドー
ギヤ・・）ｆ−レフエレンス”）として実現された。ｎ
ｐｎトランジスタは４０μ−のエミッタ面積（平面図で
見たエミッタ注入範囲の面積）を有し、そのエミッタ・
ペース間キャパシタンスおよびコレクターベース間キャ
パシタンスはそれぞれ０．１ｐＦ。
またそのコレクター基板間キャパシタンスは０．４５ｐ
Ｆであった。ｎｐｎ）ランジスタ’ｌ’３．Ｔ４および
Ｔ５は通常の仕方で、そのコレクタが常に接地電位にあ
る基板トランジスタとして構成された。
Ｆであった。ｎｐｎ）ランジスタ’ｌ’３．Ｔ４および
Ｔ５は通常の仕方で、そのコレクタが常に接地電位にあ
る基板トランジスタとして構成された。
トランジスタＴ５はＴ３に対するカウンタパ−トとして
の役割をし、それにより第１の電流スイッチ（Ｔ１．Ｔ
２）のスイッチングスレシホルドの温度補償が行なわれ
る。従って、Ｔ３およびＴ５はほぼ同一のエミッタ電流
で作動するようにされなければならない。
の役割をし、それにより第１の電流スイッチ（Ｔ１．Ｔ
２）のスイッチングスレシホルドの温度補償が行なわれ
る。従って、Ｔ３およびＴ５はほぼ同一のエミッタ電流
で作動するようにされなければならない。
電流源■。は、第２図中の鎖線枠内に示されているよう
に、トランジスタダイオードを有する電流ミラーとして
実現されており、抵抗Ｒ４およびＲ６は３３００．また
抵抗Ｒ５は６．７５ｋＱである。
に、トランジスタダイオードを有する電流ミラーとして
実現されており、抵抗Ｒ４およびＲ６は３３００．また
抵抗Ｒ５は６．７５ｋＱである。
入力端ＵＩＮに与えられるへカパルスＥの時間的経過と
出力端Ｑに生ずる出力パルスＡの時間的経過とが第４図
に示されている。へカパルスＥの立上がりから出力パル
スＡまでのレベル変換の遅延時間はわずかに０．７ｎＳ
＋、また入力パルスＥの立下がりから出力パルスＡまで
のレベル変換の遅延時間はわずかに１．４１８であった
。
出力端Ｑに生ずる出力パルスＡの時間的経過とが第４図
に示されている。へカパルスＥの立上がりから出力パル
スＡまでのレベル変換の遅延時間はわずかに０．７ｎＳ
＋、また入力パルスＥの立下がりから出力パルスＡまで
のレベル変換の遅延時間はわずかに１．４１８であった
。
こうして、内部がＥＣＬ回路技術で構成されており、外
部にＴＴＬコンパチブル端子を有しておす、かつ単一の
供給電圧（たとえば＋５Ｖ）を存する集積回路に有利に
使用可能な高速Ｔ ’ｒ Ｌ −ＥＣＬレベル変換器が
得られる。
部にＴＴＬコンパチブル端子を有しておす、かつ単一の
供給電圧（たとえば＋５Ｖ）を存する集積回路に有利に
使用可能な高速Ｔ ’ｒ Ｌ −ＥＣＬレベル変換器が
得られる。
第１図は１つの電流スイッチを有し単一の供給電圧で作
動する論理レベル変換回路の一例を示す接続図、第２図
は第１および第２の電流スイッチを庁する本発明による
倫理レベル変換回路の一実施例を示す接続図、第３図は
入力電圧に関係する第２図中のトランジスタの導通挙＠
乞示すグラフ、第４図は本発明による論理レベル変換回
路の一実施例の遅延時間を示すパルスダイアグラムであ
る。 ’ｌ’ｌ、 ’ｌ’２・・・第１の電流スイッチのｎｐ
ｎ トランジスタ、 ’ｌ’３．’ｌ’４・・・＄２
の電流スイッチの１）ｎｐ ）ランジスタ。 ＩＧＩ ＩＧ２
動する論理レベル変換回路の一例を示す接続図、第２図
は第１および第２の電流スイッチを庁する本発明による
倫理レベル変換回路の一実施例を示す接続図、第３図は
入力電圧に関係する第２図中のトランジスタの導通挙＠
乞示すグラフ、第４図は本発明による論理レベル変換回
路の一実施例の遅延時間を示すパルスダイアグラムであ
る。 ’ｌ’ｌ、 ’ｌ’２・・・第１の電流スイッチのｎｐ
ｎ トランジスタ、 ’ｌ’３．’ｌ’４・・・＄２
の電流スイッチの１）ｎｐ ）ランジスタ。 ＩＧＩ ＩＧ２
Claims (1)
- 【特許請求の範囲】 ！ ） Ｔ Ｔ Ｌ 論理レベルか６ＥＣＬ論理レベ
ルへのレベル変換のため、入力側にＴＴＬ論理レベルを
与えられる少なくとも１つのエミッタ結合電流スイッチ
を有し、その出力側からＥＣＬ論理レベルが取出され得
る論理レベル変換回路において、２つのエミッタ結合ｎ
ｐｎトランジスタ（’ｌ’ｌ、Ｔ２）により構成された
第１の電流スイッチと、２つのエミッタ結合ｐｎｌ））
ランジスタ（Ｔ３．Ｔ４）により構成された第２の電流
スイッチとを有し。 第２の電流スイッチ（Ｔ３．Ｔ４）の第１のトランジス
タ（Ｔ３）が第１の電流スイッチ（ＴＩ、Ｔ２）に対す
る入力段として配置されており、また第２の電流スイッ
チ（Ｔ３．Ｔ４）に対するスイッチングスレンホルトが
第１の電流スイッチ（Ｔｌ、Ｔ２）のそれよりも高い値
を有することを特徴とする論理レベル変換回路。 ２）第２の電流スイッチ（Ｔ３．Ｔ４）に対するスイッ
チングスレンホルトが第１の電流スイッチ（ＴＩ、Ｔ２
）のそれよりもベース。 エミッタ間スレシホルド電圧だけ高い値を有することを
特徴とする特許請求の範囲第１項記載の論理レベル変換
回路。 ３）ＥＣＬ論理レベルが第１の電流スイッチ（Ｔｌ、’
ｌ’２）の少なくとも１つの出力端（Ａｌ、Ａ２）から
取出され得ることを特徴とする特許請求の範囲第１項ま
たは第２−項記載の論理レベル変換回路。 ４）両型流スイッチ（Ｔｌ、Ｔ２；Ｔ３．Ｔ４）に対す
る参照電圧（Ｕｒｅｆ ” がＵＴＴＬｏ ＋ＵＢ
Ｅ ＜Ｕｒｅｆ ’ ＜ＵＴＴ Ｌ、 十Ｕ Ｂ。 ここに、 ＵＴＴＬｏ＝ＴＴＬ入力レベル”低”ＵＴ
ＴＬ、−ＴＴＬ入カレペル”高” ＵＢｗ−ベース・エミッタ間スレシ ホルト電圧 の関係を満たすように選定されていることを特徴とする
特許請求の範囲第１項ないし第３項のいずれかに記載の
論理レベル変換回路。 ５）開電流スイッチ（Ｔｌ、Ｔ２；Ｔ３．Ｔ４）に対す
る参照電圧（Ｕｒｅｆ′）が Ｕ ＋Ｕ Ｕｒｅｆ ’ ＝ −十Ｌ／
Ｂ１２ の関係を満たすように選定さオｔていることを特徴とす
る特許請求の範囲第１項ないし第４項のいずれかに記載
の論理レベ！し変換回路。 ６）第２の電流スイッチ（Ｔ３．Ｔ４）の第１のトラン
ジスタ（Ｔ３）のベースとエミッタとの間に結合コンダ
ンｆ（Ｃ）が接続されていることを特徴とする特許請求
の範囲第１項ないし第５項のいずれかに記載の論理レベ
ル変換回路。 ７）第１の電流スイッチ（Ｔ１．Ｔ２）が２つのエミッ
タ結合されたトランジスタ（Ｔ１゜Ｔ２）から成り、そ
れらのエミッタは１つの電流源（Ｉｎ）と接続されてお
り、それらのコレクタはコレクタ抵抗（Ｒ１，Ｒ２）を
介して供給電圧（ｖｃｃ）と接続されており、またこれ
らのコレクタから特に後に接続されているエミッタホロ
ワ（Ｔ６．Ｔ７）を介してＥＣＬ論理レベルを取出し可
能であり、その際に非反転レベル（Ｑ）は第２のトラン
ジスタ（Ｔ２）のコレクタから、また反転レベル（ζ）
は第１のトランジスタ（Ｔ１）のコレクタから取出し可
能であり、また第２の電流スイッチ（Ｔ３．Ｔ４）が２
つのエミッタ結合されたトランジスタ（Ｔ３．Ｔ４）か
ら成り、それらのエミッタは第１の電流スイッチ（Ｔｌ
、Ｔ２）の第１のトランジスタ（Ｔ１）のベースおよび
１つの電流源（Ｉｐ、）と、またそれらのコレクタは接
地点と接続されており、第２の電流スイッチ（Ｔ３．Ｔ
４）の第１のトランジスタ（Ｔ３）のベースはＴＴＬ論
理レベル（ＵＩＮ）を与えられており、また第２の電流
スイッチ（Ｔ３．Ｔ４）の第２のトランジスタ（Ｔ４）
のベースは第１の電流スイッチ（Ｔｌ、Ｔ２）の第２の
トランジスタ（Ｔ２）のベースおよび参照電圧（Ｕｒｏ
ｆ／）と接続されていることを特徴とする特許請求の範
囲第１項ないし第６項のいずれかに記載の論理レベル変
換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823217237 DE3217237A1 (de) | 1982-05-07 | 1982-05-07 | Schaltungsanordnung zur pegelumsetzung |
| DE3217237.0 | 1982-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205334A true JPS58205334A (ja) | 1983-11-30 |
| JPH0356017B2 JPH0356017B2 (ja) | 1991-08-27 |
Family
ID=6163026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079187A Granted JPS58205334A (ja) | 1982-05-07 | 1983-05-06 | 論理レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4607177A (ja) |
| EP (1) | EP0093996B1 (ja) |
| JP (1) | JPS58205334A (ja) |
| AT (1) | ATE16746T1 (ja) |
| DE (2) | DE3217237A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533842A (en) * | 1983-12-01 | 1985-08-06 | Advanced Micro Devices, Inc. | Temperature compensated TTL to ECL translator |
| US4814646A (en) * | 1985-03-22 | 1989-03-21 | Monolithic Memories, Inc. | Programmable logic array using emitter-coupled logic |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| US4771191A (en) * | 1987-02-03 | 1988-09-13 | Julio Estrada | TTL to ECL translator |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| KR900006047B1 (ko) * | 1987-07-07 | 1990-08-20 | 삼성전자 주식회사 | 전압 레벨 변환기 |
| DE3854617T2 (de) * | 1987-07-29 | 1996-03-28 | Fujitsu Ltd | Elektronischer hochgeschwindigkeitsschaltkreis in kaskodenkonfiguration. |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| US5013941A (en) * | 1989-08-17 | 1991-05-07 | National Semiconductor Corporation | TTL to ECL/CML translator circuit |
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
| US4978871A (en) * | 1989-08-31 | 1990-12-18 | Analog Devices, Inc. | Level shift circuit for converting a signal referenced to a positive voltage to a signal referenced to a lower voltage |
| US5045729A (en) * | 1989-11-15 | 1991-09-03 | National Semiconductor Corporation | TTL/ECL translator circuit |
| US4973863A (en) * | 1989-12-28 | 1990-11-27 | Eastman Kodak Company | TTL-ECL interface circuit |
| US5008570A (en) * | 1990-03-30 | 1991-04-16 | The United States Of America As Represented By The Secretary Of The Air Force | Schmitt-triggered TTL to CML input buffer apparatus |
| US5276361A (en) * | 1991-11-25 | 1994-01-04 | Ncr Corporation | TTL compatible input buffer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1594389A (ja) * | 1967-12-20 | 1970-06-01 | ||
| US3787737A (en) * | 1969-05-21 | 1974-01-22 | Nippon Telephone | High speed/logic circuit |
| US3688127A (en) * | 1971-03-29 | 1972-08-29 | Xerox Data Systems Inc | Digital circuit logic |
| US3755693A (en) * | 1971-08-30 | 1973-08-28 | Rca Corp | Coupling circuit |
| JPS4893251A (ja) * | 1972-03-10 | 1973-12-03 | ||
| US3959666A (en) * | 1974-07-01 | 1976-05-25 | Honeywell Information Systems, Inc. | Logic level translator |
| US4356409A (en) * | 1979-06-29 | 1982-10-26 | Hitachi, Ltd. | Level conversion circuit |
| US4357548A (en) * | 1980-05-30 | 1982-11-02 | Rca Corporation | Circuit arrangement using emitter coupled logic and integrated injection logic |
| US4533842A (en) * | 1983-12-01 | 1985-08-06 | Advanced Micro Devices, Inc. | Temperature compensated TTL to ECL translator |
-
1982
- 1982-05-07 DE DE19823217237 patent/DE3217237A1/de not_active Withdrawn
-
1983
- 1983-05-02 DE DE8383104319T patent/DE3361338D1/de not_active Expired
- 1983-05-02 AT AT83104319T patent/ATE16746T1/de not_active IP Right Cessation
- 1983-05-02 EP EP83104319A patent/EP0093996B1/de not_active Expired
- 1983-05-05 US US06/491,985 patent/US4607177A/en not_active Expired - Fee Related
- 1983-05-06 JP JP58079187A patent/JPS58205334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0093996B1 (de) | 1985-11-27 |
| DE3361338D1 (en) | 1986-01-09 |
| DE3217237A1 (de) | 1983-11-10 |
| EP0093996A1 (de) | 1983-11-16 |
| ATE16746T1 (de) | 1985-12-15 |
| US4607177A (en) | 1986-08-19 |
| JPH0356017B2 (ja) | 1991-08-27 |
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