JPS6324641A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6324641A JPS6324641A JP61168407A JP16840786A JPS6324641A JP S6324641 A JPS6324641 A JP S6324641A JP 61168407 A JP61168407 A JP 61168407A JP 16840786 A JP16840786 A JP 16840786A JP S6324641 A JPS6324641 A JP S6324641A
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- JP
- Japan
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- wiring
- wiring part
- power
- noise
- integrated circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 abstract description 4
- 230000002238 attenuated effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000000644 propagated effect Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
との発明け、相補型金属酸化膜半導体（以下ＯＭＯ＋３
と称する。）集積回路装置に関し、特にその電源と接続
される配線の配置に関するものであるＯ 〔従来の技術〕 第２図は従来の０ＭＯ８集積回路装置を示す配線図であ
る。図において、（１）は電源に接続される第一の配線
部分である。（５）は前記第一の配線部分（１）から電
力が供給される人出力バッファ回路である。（８）は前
記第一の配線部分（１）から電力が供給される内部ロジ
ック、例えばインバータである。今後このインバータが
内部ロジックを示すものとする。（９）は前記第一の配
線部分（１）に半導体基板外から電力を供給するための
ボンディングパットテするＯ 次に動作について説明する。
と称する。）集積回路装置に関し、特にその電源と接続
される配線の配置に関するものであるＯ 〔従来の技術〕 第２図は従来の０ＭＯ８集積回路装置を示す配線図であ
る。図において、（１）は電源に接続される第一の配線
部分である。（５）は前記第一の配線部分（１）から電
力が供給される人出力バッファ回路である。（８）は前
記第一の配線部分（１）から電力が供給される内部ロジ
ック、例えばインバータである。今後このインバータが
内部ロジックを示すものとする。（９）は前記第一の配
線部分（１）に半導体基板外から電力を供給するための
ボンディングパットテするＯ 次に動作について説明する。
半導体基板外部から与えられた電力はポンディングパッ
ド（９）を通して第一の配線部分（１）に至る。そして
、入出力バッファ（５）、インバータ（８）に前記第一
の配線部分（１）から直接電力が供給される。
ド（９）を通して第一の配線部分（１）に至る。そして
、入出力バッファ（５）、インバータ（８）に前記第一
の配線部分（１）から直接電力が供給される。
このように従来の０ＭＯ１９集積回路装置は前記第一の
配線部分（１）とＯＭＱ１３インバータ（８）が直接接
続されているので、例えば、人出力バッファ（５）がス
イッチングすると０Ｍ０Ｓインバータ（８）に貫通電流
が流れノイズが発生する等、前記第一の配線部分にノイ
ズが載った場合、そのノイズが前記インバータ（８）
Ｋ 印加されこのインバータ（８）カラッチアップを起
こす等の問題がある。
配線部分（１）とＯＭＱ１３インバータ（８）が直接接
続されているので、例えば、人出力バッファ（５）がス
イッチングすると０Ｍ０Ｓインバータ（８）に貫通電流
が流れノイズが発生する等、前記第一の配線部分にノイ
ズが載った場合、そのノイズが前記インバータ（８）
Ｋ 印加されこのインバータ（８）カラッチアップを起
こす等の問題がある。
これを防止するためには、一般的には内部ｐジツつての
Ｐ十拡散領域Ｎ十拡散領域間隔を広げるか、各拡散領域
間にウェル基板の電位を安定させるための配線帯を設け
なければならない。このために、チップサイズが大きく
なるという欠点があった。
Ｐ十拡散領域Ｎ十拡散領域間隔を広げるか、各拡散領域
間にウェル基板の電位を安定させるための配線帯を設け
なければならない。このために、チップサイズが大きく
なるという欠点があった。
この発明は上記のような問題点を解消するｋめになされ
たもので、第一の配線部分にノイズが生じてもＧＭＯＢ
論理素子にラッチアップ等が生じることがない０Ｍ０８
集積回路装置を得ることを目的とする・ 〔問題点を解決するための手段〕 この発明に係るＯＭＯ＋３集゛積回路装置は第二の配線
部分または第三の配線部分が０ＭＯ８構成の論理素子と
接続されるようにしたものである。
たもので、第一の配線部分にノイズが生じてもＧＭＯＢ
論理素子にラッチアップ等が生じることがない０Ｍ０８
集積回路装置を得ることを目的とする・ 〔問題点を解決するための手段〕 この発明に係るＯＭＯ＋３集゛積回路装置は第二の配線
部分または第三の配線部分が０ＭＯ８構成の論理素子と
接続されるようにしたものである。
この発明における０ＭＯ５集積回路装置は、第一の配線
部分にノイズが伝播されても、第二または第三の配線部
分でこのノイズが減衰される。
部分にノイズが伝播されても、第二または第三の配線部
分でこのノイズが減衰される。
以下第１図に示すこの発明の一実施例について説明する
。（１）はチップの一辺に沿って設けられる第一の配線
であり、外部から電力が供給されるポンディングパッド
（９）に接続される。（２）はグランド配線部分であシ
チツプの屑辺に沿って設けられ、第一の配線部分（１）
を包囲する。（５）は人出力バッファであって、第一の
配置１（１）とグランド配Ｉ３ （２）との間に設けら
れる。（８）は０ＭＯ５インバータであってＮチャネル
ＭＱ３）ランジスタとＰチャネルＭＯＳトランジスタで
構成され、内部配Ｓ■に接続される。α０は第一の配＄
３ （１）に接続され、グランド配＄３ （２）にＩＩ
まれると共にこれに沿って設けられる第二の配線部分で
ある。卸は第二の配線部分Ｑ（ｌに接続される第三の配
線部分である。インバータ（８）、内部配線的および第
三の配線部分α口は第一の配線部分（１）と第二の配線
部分αＧとによって包囲される。第二の配線部分αＧの
先端部分は第一の配線部分（１）と対向する位置に達し
、かつ第三の配線部分０の先端部分は第二の配線部分α
Ｇの先端部分と対向しかつ第一の配線部分（１）に近づ
くように設けられる。
。（１）はチップの一辺に沿って設けられる第一の配線
であり、外部から電力が供給されるポンディングパッド
（９）に接続される。（２）はグランド配線部分であシ
チツプの屑辺に沿って設けられ、第一の配線部分（１）
を包囲する。（５）は人出力バッファであって、第一の
配置１（１）とグランド配Ｉ３ （２）との間に設けら
れる。（８）は０ＭＯ５インバータであってＮチャネル
ＭＱ３）ランジスタとＰチャネルＭＯＳトランジスタで
構成され、内部配Ｓ■に接続される。α０は第一の配＄
３ （１）に接続され、グランド配＄３ （２）にＩＩ
まれると共にこれに沿って設けられる第二の配線部分で
ある。卸は第二の配線部分Ｑ（ｌに接続される第三の配
線部分である。インバータ（８）、内部配線的および第
三の配線部分α口は第一の配線部分（１）と第二の配線
部分αＧとによって包囲される。第二の配線部分αＧの
先端部分は第一の配線部分（１）と対向する位置に達し
、かつ第三の配線部分０の先端部分は第二の配線部分α
Ｇの先端部分と対向しかつ第一の配線部分（１）に近づ
くように設けられる。
図にお−てけ、インバータ（８）で構成される内部ｐシ
ックへ電力を供給する配線部分α０（１１）の面積が若
干広がるが、大規模集積回路になるとチップ全体の面積
に対する内部ロジックの面積は大きくなるのでチップ全
体の面積にはさほど影響はないものと考えられる。
ックへ電力を供給する配線部分α０（１１）の面積が若
干広がるが、大規模集積回路になるとチップ全体の面積
に対する内部ロジックの面積は大きくなるのでチップ全
体の面積にはさほど影響はないものと考えられる。
次に上記実施例の作用及び動作について説明する。第１
図において、第一の配線部分（１）はパッド（９）を介
して外部電源と接続され人出力バツファ（５）に接続さ
れた前記第一の配線部分（１）と接続された第二の配線
部分αＧを介して前記第三の配線部分０と接続され、前
記第一、第二の配線部分αｏ０に囲繞された第三の配線
部分面に電力を供給し、前記第三の配線部分Ｉから０Ｍ
０Ｓインバータ（８）に電力が供給される。
図において、第一の配線部分（１）はパッド（９）を介
して外部電源と接続され人出力バツファ（５）に接続さ
れた前記第一の配線部分（１）と接続された第二の配線
部分αＧを介して前記第三の配線部分０と接続され、前
記第一、第二の配線部分αｏ０に囲繞された第三の配線
部分面に電力を供給し、前記第三の配線部分Ｉから０Ｍ
０Ｓインバータ（８）に電力が供給される。
そして人出力バツファ（５）がスイッチングする等で前
記第一の配線部分（１）にノイズが発生したとしても、
前記第二の配線部分α０及び前記第三の配線部分Ｉをノ
イズが通過する間にこのノイズが減衰して、前記インバ
ータ（８）に前記第＝の配線部分α℃から電力を供給す
る時点ではノイズの少ない電力が供給可能になる。
記第一の配線部分（１）にノイズが発生したとしても、
前記第二の配線部分α０及び前記第三の配線部分Ｉをノ
イズが通過する間にこのノイズが減衰して、前記インバ
ータ（８）に前記第＝の配線部分α℃から電力を供給す
る時点ではノイズの少ない電力が供給可能になる。
〔発明の効果〕
以上のように、この発明によれば第二の配線部分αａｔ
之は第三の配線部分が０ＭＯ５構成の論理素子と接続さ
れることにより、０ＭＯ８構成の論理素子にラッチアッ
プの障害が生じない高性能の相補型半導体集積回路装置
を得ることができる。
之は第三の配線部分が０ＭＯ５構成の論理素子と接続さ
れることにより、０ＭＯ８構成の論理素子にラッチアッ
プの障害が生じない高性能の相補型半導体集積回路装置
を得ることができる。
第１図はこの発明の一実施例による相補型半導法ｍ Ｎ
ｉ ＠餡誌曾を云す配４も第２防は従来の和捕型半導体
集積回路装置を示す配線図である。 図において、（１）は第一の配線部分、（２）はグラン
ド配線部分、（５）は人出力バツファ、（６）はＰチャ
ネルトランジスタ、（７）はＮチャネルトランジスタ、
（８）はインバータ、（９）はポンディングパッド、α
ｏｈ第二の配線部分、卸は第三の配線部分である。 なお、図中、同一符号は同一、又は相当部分を示すＯ
ｉ ＠餡誌曾を云す配４も第２防は従来の和捕型半導体
集積回路装置を示す配線図である。 図において、（１）は第一の配線部分、（２）はグラン
ド配線部分、（５）は人出力バツファ、（６）はＰチャ
ネルトランジスタ、（７）はＮチャネルトランジスタ、
（８）はインバータ、（９）はポンディングパッド、α
ｏｈ第二の配線部分、卸は第三の配線部分である。 なお、図中、同一符号は同一、又は相当部分を示すＯ
Claims (1)
- （１）四辺形の半導体基板に設けられ電源から電力が供
給されると供に前記四辺形の一辺の部分に設けられた第
一の配線部分と、この第一の配線部分と接続され前記一
辺の部分を除く他の辺の部分に設けられた第二の配線部
分または前記第二の配線部分に接続され前記一辺または
他の辺の部分に設けられた配線部分で囲繞される位置に
設けられた第三の配線部分と前記一辺または他の辺の部
分に設けられた配線部分で囲繞される位置に設けられた
Ｐ、Ｎ両チャネルの金属酸化膜半導体トランジスタから
構成される論理素子を備え、前記第二の配線部分または
第三の配線部分が前記論理素子と接続されることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168407A JPS6324641A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168407A JPS6324641A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324641A true JPS6324641A (ja) | 1988-02-02 |
Family
ID=15867548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168407A Pending JPS6324641A (ja) | 1986-07-17 | 1986-07-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324641A (ja) |
-
1986
- 1986-07-17 JP JP61168407A patent/JPS6324641A/ja active Pending
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