JPH0750392A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0750392A JPH0750392A JP5196091A JP19609193A JPH0750392A JP H0750392 A JPH0750392 A JP H0750392A JP 5196091 A JP5196091 A JP 5196091A JP 19609193 A JP19609193 A JP 19609193A JP H0750392 A JPH0750392 A JP H0750392A
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Abstract
(57)【要約】
【目的】 動作電位の異なるＰＭＯＳ間の素子分離領域
の占有面積を増大させることなく、異なる電源電位で動
作可能な複数のＰＭＯＳを有してなる半導体集積回路装
置を提供する。 【構成】 ３Ｖで動作するインバータ１と５Ｖで動作す
るインバータ２とが設けられている場合、インバータ１
におけるＰＭＯＳ１０の基板とインバータ２におけるＰ
ＭＯＳ２０の基板を電位ＶCC２（５Ｖ）の電源に接続
し、ＰＭＯＳ１０の基板電位ＶBB１及びＰＭＯＳ２０の
基板電位ＶBB２を何れも５Ｖとする。 【効果】 動作電位の異なるＰＭＯＳが同一ＬＳＩ内に
混在する場合に、広大な素子分離領域を設けなくてもラ
ッチアップ現象が起こるのを防ぐことができ、高集積化
を図ることができる。また、セミカスタムＬＳＩの場合
には、単一電源の場合と多電源の場合とで配線パターン
を変更するだけで何れにも対応可能であるため、極めて
有効である。
の占有面積を増大させることなく、異なる電源電位で動
作可能な複数のＰＭＯＳを有してなる半導体集積回路装
置を提供する。 【構成】 ３Ｖで動作するインバータ１と５Ｖで動作す
るインバータ２とが設けられている場合、インバータ１
におけるＰＭＯＳ１０の基板とインバータ２におけるＰ
ＭＯＳ２０の基板を電位ＶCC２（５Ｖ）の電源に接続
し、ＰＭＯＳ１０の基板電位ＶBB１及びＰＭＯＳ２０の
基板電位ＶBB２を何れも５Ｖとする。 【効果】 動作電位の異なるＰＭＯＳが同一ＬＳＩ内に
混在する場合に、広大な素子分離領域を設けなくてもラ
ッチアップ現象が起こるのを防ぐことができ、高集積化
を図ることができる。また、セミカスタムＬＳＩの場合
には、単一電源の場合と多電源の場合とで配線パターン
を変更するだけで何れにも対応可能であるため、極めて
有効である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには半
導体集積回路装置に適用して特に有効な技術に関し、例
えば異なる電源電位で動作可能な複数のＰＭＯＳトラン
ジスタ（以下、単に「ＰＭＯＳ」と表記する。）を有し
てなる多電源タイプの半導体集積回路装置に利用して有
用な技術に関する。
導体集積回路装置に適用して特に有効な技術に関し、例
えば異なる電源電位で動作可能な複数のＰＭＯＳトラン
ジスタ（以下、単に「ＰＭＯＳ」と表記する。）を有し
てなる多電源タイプの半導体集積回路装置に利用して有
用な技術に関する。
【０００２】
【従来の技術】近年、ＭＯＳＦＥＴの微細化や高速化の
ために、従来の５Ｖの電源電位で動作するＰＭＯＳの他
に３Ｖの電源電位で動作するＰＭＯＳを同一ＬＳＩ（半
導体集積回路装置）内に設ける場合がある。このような
場合、５Ｖ用のＰＭＯＳと３Ｖ用のＰＭＯＳとでは基板
電位が異なるので、それら動作電位の異なるＰＭＯＳ間
の距離を、同じ動作電位のＰＭＯＳ間の距離よりも大き
く離し、その離した間部分に絶縁性の素子分離（アイソ
レーション）領域を形成することにより、ラッチアップ
現象が起こるのを防いでいる。
ために、従来の５Ｖの電源電位で動作するＰＭＯＳの他
に３Ｖの電源電位で動作するＰＭＯＳを同一ＬＳＩ（半
導体集積回路装置）内に設ける場合がある。このような
場合、５Ｖ用のＰＭＯＳと３Ｖ用のＰＭＯＳとでは基板
電位が異なるので、それら動作電位の異なるＰＭＯＳ間
の距離を、同じ動作電位のＰＭＯＳ間の距離よりも大き
く離し、その離した間部分に絶縁性の素子分離（アイソ
レーション）領域を形成することにより、ラッチアップ
現象が起こるのを防いでいる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、ラッチアップ現象
が起こるのを防いでＬＳＩの信頼性を実用上支障のない
程度まで高めるには、上述した素子分離領域の占める面
積をかなり大きくしなければならず、チップ面積に占め
る素子分離領域の面積が大きくなって集積度が低下して
しまうというものである。また、ゲートアレイのような
セミカスタムＬＳＩにおいては、予め動作電位の異なる
ＰＭＯＳを上述した素子分離領域で隔てて形成しておい
ても、そのＬＳＩチップを単一の電源電位で使用する場
合には、その電位用のＰＭＯＳ以外のＰＭＯＳには配線
を行わないので、無駄が生じてしまうという問題点もあ
った。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、ラッチアップ現象
が起こるのを防いでＬＳＩの信頼性を実用上支障のない
程度まで高めるには、上述した素子分離領域の占める面
積をかなり大きくしなければならず、チップ面積に占め
る素子分離領域の面積が大きくなって集積度が低下して
しまうというものである。また、ゲートアレイのような
セミカスタムＬＳＩにおいては、予め動作電位の異なる
ＰＭＯＳを上述した素子分離領域で隔てて形成しておい
ても、そのＬＳＩチップを単一の電源電位で使用する場
合には、その電位用のＰＭＯＳ以外のＰＭＯＳには配線
を行わないので、無駄が生じてしまうという問題点もあ
った。
【０００４】本発明はかかる事情に鑑みてなされたもの
で、その目的とするところは、動作電位の異なるＰＭＯ
Ｓ間の素子分離領域の占有面積を増大させることなく、
異なる電源電位で動作可能な複数のＰＭＯＳを有してな
る半導体集積回路装置を提供することにある。また、本
発明の他の目的は、単一電源及び多電源の何れの場合に
も対応可能なセミカスタムの半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴については、本明細書の記述及び添附図
面から明らかになるであろう。
で、その目的とするところは、動作電位の異なるＰＭＯ
Ｓ間の素子分離領域の占有面積を増大させることなく、
異なる電源電位で動作可能な複数のＰＭＯＳを有してな
る半導体集積回路装置を提供することにある。また、本
発明の他の目的は、単一電源及び多電源の何れの場合に
も対応可能なセミカスタムの半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴については、本明細書の記述及び添附図
面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体集積回路装置に
おいては、例えば、同一基板内に第１の電源電位で動作
するＰＭＯＳ、第２の電源電位で動作するＰＭＯＳ、第
３の電源電位で動作するＰＭＯＳ、…（第４の電源電位
以降の表記を省略する。）を夫々形成し、それらＰＭＯ
Ｓの基板電位を前記複数の異なる電源電位のうち最も大
きな電位と同じになるようにすることを提案するもので
ある。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体集積回路装置に
おいては、例えば、同一基板内に第１の電源電位で動作
するＰＭＯＳ、第２の電源電位で動作するＰＭＯＳ、第
３の電源電位で動作するＰＭＯＳ、…（第４の電源電位
以降の表記を省略する。）を夫々形成し、それらＰＭＯ
Ｓの基板電位を前記複数の異なる電源電位のうち最も大
きな電位と同じになるようにすることを提案するもので
ある。
【０００６】
【作用】上記した手段によれば、動作電位の異なるＰＭ
ＯＳが同一ＬＳＩ内に混在する場合に、各ＰＭＯＳの基
板電位を異なる前記動作電位のうちの最も高い電位と同
じになるようにしたため、各ＰＭＯＳの基板電位が同じ
になり、動作電位の異なるＰＭＯＳ間に広大な素子分離
領域を設けなくてもラッチアップ現象は起こらない。ま
た、広大な素子分離領域を設けなくてもよいので、集積
度が上がる。さらに、ゲートアレイのようなセミカスタ
ムＬＳＩの場合には、各ＰＭＯＳの基板電位が同じにな
るように配線するだけでよく、従来のようにどのＰＭＯ
Ｓを何Ｖの電位で動作させるかを予め決めて素子分離領
域で分離しておく必要がないので、配線の自由度が増す
だけでなく、例えばそのＬＳＩチップを単一の電源電位
で使用する場合にも、全てのＰＭＯＳの使用が可能であ
り、無駄が生じない。
ＯＳが同一ＬＳＩ内に混在する場合に、各ＰＭＯＳの基
板電位を異なる前記動作電位のうちの最も高い電位と同
じになるようにしたため、各ＰＭＯＳの基板電位が同じ
になり、動作電位の異なるＰＭＯＳ間に広大な素子分離
領域を設けなくてもラッチアップ現象は起こらない。ま
た、広大な素子分離領域を設けなくてもよいので、集積
度が上がる。さらに、ゲートアレイのようなセミカスタ
ムＬＳＩの場合には、各ＰＭＯＳの基板電位が同じにな
るように配線するだけでよく、従来のようにどのＰＭＯ
Ｓを何Ｖの電位で動作させるかを予め決めて素子分離領
域で分離しておく必要がないので、配線の自由度が増す
だけでなく、例えばそのＬＳＩチップを単一の電源電位
で使用する場合にも、全てのＰＭＯＳの使用が可能であ
り、無駄が生じない。
【０００７】
【実施例】本発明を適用した半導体集積回路装置とし
て、図１に示すように、基本的な論理回路の一つである
インバータ回路を例に挙げて説明し、本発明の特徴とす
るところを明かにする。なお、この半導体集積回路装置
は、３Ｖと５Ｖの二電源に接続されるものとする。図１
には、３Ｖで動作するインバータ回路と５Ｖで動作する
インバータ回路とが示されている。同図において、符号
１０及び１１で示したトランジスタは、夫々３Ｖで動作
するインバータ１におけるＰＭＯＳ及びＮＭＯＳであ
る。符号２０及び２１で示したトランジスタは、夫々５
Ｖで動作するインバータ２におけるＰＭＯＳ及びＮＭＯ
Ｓである。
て、図１に示すように、基本的な論理回路の一つである
インバータ回路を例に挙げて説明し、本発明の特徴とす
るところを明かにする。なお、この半導体集積回路装置
は、３Ｖと５Ｖの二電源に接続されるものとする。図１
には、３Ｖで動作するインバータ回路と５Ｖで動作する
インバータ回路とが示されている。同図において、符号
１０及び１１で示したトランジスタは、夫々３Ｖで動作
するインバータ１におけるＰＭＯＳ及びＮＭＯＳであ
る。符号２０及び２１で示したトランジスタは、夫々５
Ｖで動作するインバータ２におけるＰＭＯＳ及びＮＭＯ
Ｓである。
【０００８】ＰＭＯＳ１０のソース電極は電位ＶCC１の
電源に接続されている。一方、ＰＭＯＳ２０のソース電
極は電位ＶCC２の電源に接続されている。ここで、ＶCC
１は３Ｖであり、ＶCC２は５Ｖである。従って、ＰＭＯ
Ｓ１０のソース電位は３Ｖであり、ＰＭＯＳ２０のソー
ス電位は５Ｖとなっている。そして、ＰＭＯＳ１０及び
ＰＭＯＳ２０の各基板は５Ｖの電源に電気的に接続され
ており、それら各基板の基板電位ＶBB１，ＶBB２は何れ
も５Ｖ（ＶCC２）となっている。
電源に接続されている。一方、ＰＭＯＳ２０のソース電
極は電位ＶCC２の電源に接続されている。ここで、ＶCC
１は３Ｖであり、ＶCC２は５Ｖである。従って、ＰＭＯ
Ｓ１０のソース電位は３Ｖであり、ＰＭＯＳ２０のソー
ス電位は５Ｖとなっている。そして、ＰＭＯＳ１０及び
ＰＭＯＳ２０の各基板は５Ｖの電源に電気的に接続され
ており、それら各基板の基板電位ＶBB１，ＶBB２は何れ
も５Ｖ（ＶCC２）となっている。
【０００９】なお、図１において、ＶIN１及びＶOUT１
はインバータ１の入出力ポートを示し、ＶIN２及びＶ
OUT２はインバータ２の入出力ポートを示している。
はインバータ１の入出力ポートを示し、ＶIN２及びＶ
OUT２はインバータ２の入出力ポートを示している。
【００１０】以上、詳述したように、上記実施例によれ
ば、３Ｖで動作するＰＭＯＳ１０の基板電位ＶBB１と５
Ｖで動作するＰＭＯＳ２０の基板電位ＶBB２とが同じ５
Ｖであるため、ＶBB１とＶBB２との間に電位差が生じな
いので、それらＰＭＯＳ１０，２０間に広大な素子分離
領域を設けなくても、基板電位間の電位差に起因するラ
ッチアップ現象の発生を防ぐことができる。また、広大
な素子分離領域を設ける必要がなく、同一基板にＰＭＯ
Ｓ１０，２０を配置させることができるので、高集積化
を図ることが可能となる。さらに、半導体集積回路装置
がゲートアレイのようなセミカスタムＬＳＩの場合に
は、各ＰＭＯＳの基板電位が同じになるように配線パタ
ーンを設計するだけでよく、従来のように予めどのＰＭ
ＯＳを何Ｖの電位で動作させるかを決めて分離しておく
必要がないので、配線の自由度が増す。加えて、例えば
そのＬＳＩチップを単一の電源電位で使用する場合に
も、配線パターンを変えるだけで、全てのＰＭＯＳの使
用が可能であり、無駄が生じない。従って、セミカスタ
ムＬＳＩの場合には特に有効である。
ば、３Ｖで動作するＰＭＯＳ１０の基板電位ＶBB１と５
Ｖで動作するＰＭＯＳ２０の基板電位ＶBB２とが同じ５
Ｖであるため、ＶBB１とＶBB２との間に電位差が生じな
いので、それらＰＭＯＳ１０，２０間に広大な素子分離
領域を設けなくても、基板電位間の電位差に起因するラ
ッチアップ現象の発生を防ぐことができる。また、広大
な素子分離領域を設ける必要がなく、同一基板にＰＭＯ
Ｓ１０，２０を配置させることができるので、高集積化
を図ることが可能となる。さらに、半導体集積回路装置
がゲートアレイのようなセミカスタムＬＳＩの場合に
は、各ＰＭＯＳの基板電位が同じになるように配線パタ
ーンを設計するだけでよく、従来のように予めどのＰＭ
ＯＳを何Ｖの電位で動作させるかを決めて分離しておく
必要がないので、配線の自由度が増す。加えて、例えば
そのＬＳＩチップを単一の電源電位で使用する場合に
も、配線パターンを変えるだけで、全てのＰＭＯＳの使
用が可能であり、無駄が生じない。従って、セミカスタ
ムＬＳＩの場合には特に有効である。
【００１１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においてはインバータ回路を例として挙げた
が、本発明はそれに何等制限されるものではないのは明
かである。また、３Ｖと５Ｖの二電源に限らず、異なる
電位の電源の数が３つ以上であってもよいし、その電位
も３Ｖと５Ｖに限らないのはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においてはインバータ回路を例として挙げた
が、本発明はそれに何等制限されるものではないのは明
かである。また、３Ｖと５Ｖの二電源に限らず、異なる
電位の電源の数が３つ以上であってもよいし、その電位
も３Ｖと５Ｖに限らないのはいうまでもない。
【００１２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＭＯ
Ｓの基板電位に適用した場合について説明したが、この
発明はそれに限定されるものではなく、例えば半導体基
板に作製されたダイオードなどの回路素子の基板電位に
も利用することができる。
なされた発明をその背景となった利用分野であるＰＭＯ
Ｓの基板電位に適用した場合について説明したが、この
発明はそれに限定されるものではなく、例えば半導体基
板に作製されたダイオードなどの回路素子の基板電位に
も利用することができる。
【００１３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、動作電位の異なるＰＭＯＳ
が同一ＬＳＩ内に混在しても、各ＰＭＯＳの基板電位が
同じになり、ラッチアップ現象が起こるのを防ぐことが
できる。また、動作電位の異なるＰＭＯＳ間に広大な素
子分離領域を設けずに済み、高集積化を図ることができ
る。さらに、セミカスタムＬＳＩの場合には、従来のよ
うにどのＰＭＯＳを何Ｖの電位で動作させるかを予め決
めて分離しておく必要がなく、各ＰＭＯＳの基板電位が
同じになるように配線パターンを設計するだけでよいの
で、極めて有効である。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、動作電位の異なるＰＭＯＳ
が同一ＬＳＩ内に混在しても、各ＰＭＯＳの基板電位が
同じになり、ラッチアップ現象が起こるのを防ぐことが
できる。また、動作電位の異なるＰＭＯＳ間に広大な素
子分離領域を設けずに済み、高集積化を図ることができ
る。さらに、セミカスタムＬＳＩの場合には、従来のよ
うにどのＰＭＯＳを何Ｖの電位で動作させるかを予め決
めて分離しておく必要がなく、各ＰＭＯＳの基板電位が
同じになるように配線パターンを設計するだけでよいの
で、極めて有効である。
【図１】本発明に係る半導体集積回路装置の一例である
３Ｖで動作するインバータ回路と５Ｖで動作するインバ
ータ回路とを併記した回路図である。
３Ｖで動作するインバータ回路と５Ｖで動作するインバ
ータ回路とを併記した回路図である。
ＶBB１ ３Ｖで動作するＰＭＯＳの基板電位 ＶBB２ ５Ｖで動作するＰＭＯＳの基板電位 ＶCC１ 電源電位（３Ｖ） ＶCC２ 電源電位（５Ｖ） １０ ３Ｖで動作するＰＭＯＳ ２０ ５Ｖで動作するＰＭＯＳ
Claims (3)
- 【請求項１】 異なる電源電位で動作可能な複数のＰＭ
ＯＳトランジスタを有し、それらＰＭＯＳトランジスタ
における各基板電位を前記異なる電源電位のうちの最も
高い電位と同じになるようにしたことを特徴とする半導
体集積回路装置。 - 【請求項２】 上記電源電位は３Ｖと５Ｖであり、上記
各基板電位は５Ｖであることを特徴とする請求項１記載
の半導体集積回路装置。 - 【請求項３】 ゲートアレイであることを特徴とする請
求項１または２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196091A JPH0750392A (ja) | 1993-08-06 | 1993-08-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196091A JPH0750392A (ja) | 1993-08-06 | 1993-08-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750392A true JPH0750392A (ja) | 1995-02-21 |
Family
ID=16352068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5196091A Withdrawn JPH0750392A (ja) | 1993-08-06 | 1993-08-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| JP2010263659A (ja) * | 2010-07-30 | 2010-11-18 | Renesas Electronics Corp | 半導体集積回路 |
| JP2011176767A (ja) * | 2010-02-25 | 2011-09-08 | Icom Inc | レベル変換回路 |
-
1993
- 1993-08-06 JP JP5196091A patent/JPH0750392A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| US6842045B2 (en) | 2000-05-19 | 2005-01-11 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| US6859917B2 (en) | 2000-05-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| JP2011176767A (ja) * | 2010-02-25 | 2011-09-08 | Icom Inc | レベル変換回路 |
| JP2010263659A (ja) * | 2010-07-30 | 2010-11-18 | Renesas Electronics Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |