JPS6076087A - アドレスバツフア回路 - Google Patents
アドレスバツフア回路Info
- Publication number
- JPS6076087A JPS6076087A JP58183415A JP18341583A JPS6076087A JP S6076087 A JPS6076087 A JP S6076087A JP 58183415 A JP58183415 A JP 58183415A JP 18341583 A JP18341583 A JP 18341583A JP S6076087 A JPS6076087 A JP S6076087A
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- JP
- Japan
- Prior art keywords
- level
- address
- input signal
- initial
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に係シ、特に絶縁ゲート型電界効
果トランジスタを用いた回路に関するものである。
果トランジスタを用いた回路に関するものである。
以下において祉絶縁ゲート減電界効果ト２ンジｘ夕ｏう
ち、代表的なＭ、０８ （ＭｅｔａＩ ０ｘｉｄｅ８ｉ
１ｉｃｏｎ） ト９ ：／ジスタを（以下、ＭＯ８Ｔと
称す）用い且つＮチャンネルＭＯ８Ｔを用いた場合に関
して説明するが本発明状、これに限るものではなく、Ｐ
チャンネルＭＯ８Ｔにも同様に適用されるものである。
ち、代表的なＭ、０８ （ＭｅｔａＩ ０ｘｉｄｅ８ｉ
１ｉｃｏｎ） ト９ ：／ジスタを（以下、ＭＯ８Ｔと
称す）用い且つＮチャンネルＭＯ８Ｔを用いた場合に関
して説明するが本発明状、これに限るものではなく、Ｐ
チャンネルＭＯ８Ｔにも同様に適用されるものである。
Ｍ０８メモリ回路拡大容量化に適し、特にダイナミック
メモリはその非活性時の電流が少ない為にコンビエータ
のメインメモリとして使われ、近年大容量化、高速化が
めざましくＭＯ８メモリ回路の主流をなしている（以下
ＭＯ８ＤＲＡＭと称す）。
メモリはその非活性時の電流が少ない為にコンビエータ
のメインメモリとして使われ、近年大容量化、高速化が
めざましくＭＯ８メモリ回路の主流をなしている（以下
ＭＯ８ＤＲＡＭと称す）。
このＭＯＳ ＤＲＡＭでは、入力初段の回路としてアド
レスバッファ回路が用いられるが、高速化且つ低消費電
力化の要求を満九す為に、ダイナミック・フリップ・フ
ロップ型のアドレス・バッファ回路が使用される場合が
多い。
レスバッファ回路が用いられるが、高速化且つ低消費電
力化の要求を満九す為に、ダイナミック・フリップ・フ
ロップ型のアドレス・バッファ回路が使用される場合が
多い。
従来使用されているアドレス・バッファ回路を第１図Ｋ
示ｔｏ第１図に於テＡｒｅｆ ＦｉＭＯ８ＤＲＡＭｌ
チップに共通のリファレンス回路よ多発生される固定電
圧でアドレス入力Ａｉの高レベルと低レベルの中間電位
として供給される様設定されているものである。この第
１図回路に於いて、メモリ動作を開始する際、そのスタ
ートコントロール信号であるＲＡＳクロックが低レベル
となシメモリを活性化し、同時に外部アドレス入力Ａｉ
が入力される。第２図にその！１ｂ作タイミング波形を
示す。
示ｔｏ第１図に於テＡｒｅｆ ＦｉＭＯ８ＤＲＡＭｌ
チップに共通のリファレンス回路よ多発生される固定電
圧でアドレス入力Ａｉの高レベルと低レベルの中間電位
として供給される様設定されているものである。この第
１図回路に於いて、メモリ動作を開始する際、そのスタ
ートコントロール信号であるＲＡＳクロックが低レベル
となシメモリを活性化し、同時に外部アドレス入力Ａｉ
が入力される。第２図にその！１ｂ作タイミング波形を
示す。
第１図のアドレスバッファ回路に於いて、アドレス入力
Ａｉが高レベルの場合、この比較電圧Ａｒｅｆよシ高電
圧となる点よシ、トランジスタＱ７のインピーダンスが
低下しトランジスタＱ・よりも大きな電流能力を有する
様になる。この場合、接点Ｎ！の電位は、接点歯の電位
よシも低下を開始し、この回路構成がフリップ・フロッ
プとなっている為に、最終安定点であるＮｉ（高レベル
、Ｎ！が低レベルとなって次段のメインＦ／Ｆ１へ出力
される事となる。
Ａｉが高レベルの場合、この比較電圧Ａｒｅｆよシ高電
圧となる点よシ、トランジスタＱ７のインピーダンスが
低下しトランジスタＱ・よりも大きな電流能力を有する
様になる。この場合、接点Ｎ！の電位は、接点歯の電位
よシも低下を開始し、この回路構成がフリップ・フロッ
プとなっている為に、最終安定点であるＮｉ（高レベル
、Ｎ！が低レベルとなって次段のメインＦ／Ｆ１へ出力
される事となる。
さらに、この出力が決定した段階で外部アドレス入力が
変化しても、内部アドレス情報が変化しない様制御信号
ＡＬのレベルが高レベルから低レベルへと変化し、外部
アドレス入力に対して内部アドレス・バッファ回路の入
力系からは遮へいする。
変化しても、内部アドレス情報が変化しない様制御信号
ＡＬのレベルが高レベルから低レベルへと変化し、外部
アドレス入力に対して内部アドレス・バッファ回路の入
力系からは遮へいする。
外部アドレス入力信号が低レベルの場合は、全く逆の動
作となり入力信号がＡｒｅｆよシ低下を開始する点より
、トランジスタＱ、、Ｑ、の電流能力に差を生じせしめ
、最終安息レベルＮ、が低レベル歯が高レベルに達して
アドレスバッファ回路の出力レベルが決定される。
作となり入力信号がＡｒｅｆよシ低下を開始する点より
、トランジスタＱ、、Ｑ、の電流能力に差を生じせしめ
、最終安息レベルＮ、が低レベル歯が高レベルに達して
アドレスバッファ回路の出力レベルが決定される。
この従来のアドレスバッファ回路は以下の欠点を有する
。
。
（１） Ａｒｅｆが固定の為、入力振幅の変動に対して
アドレスバッファ回路の動作マージンが変動する。
アドレスバッファ回路の動作マージンが変動する。
（２） Ａｒｅｆのレベル設定が困難で、アドレス入力
高レベル及び低レベルに対して、両者の振幅が全く固定
の場合のみ、中間電位として設定が可能。
高レベル及び低レベルに対して、両者の振幅が全く固定
の場合のみ、中間電位として設定が可能。
（３） Ａ、ｒｅｆが全アドレスバッファ回路に共通に
１回路となっている為、各アドレスバッファへこのレベ
ルを供給する為のＡｒｅｆ 発生回路アドレスバッファ
回路間の配線が必要であシ、この配線はメモリ動作中の
サブストレートの揺れ等を受けない様要求され、これが
満たされない場合は、個々のアドレスバッファに於ける
Ａｒｅｆが変動する事となり、その動作マージンが減少
する。
１回路となっている為、各アドレスバッファへこのレベ
ルを供給する為のＡｒｅｆ 発生回路アドレスバッファ
回路間の配線が必要であシ、この配線はメモリ動作中の
サブストレートの揺れ等を受けない様要求され、これが
満たされない場合は、個々のアドレスバッファに於ける
Ａｒｅｆが変動する事となり、その動作マージンが減少
する。
本発明の目的は、以上の様な欠点を補い、高速且つ広い
動作マージンを有するアドレスバッファ回路を提供する
ことにある。
動作マージンを有するアドレスバッファ回路を提供する
ことにある。
第３図に本発明の基本構成を示す。
７Ｌｒｅｆ発生回路をアドレスバッファ内に、内蔵し、
Ａｒｅｆ’電位が外部アドレス入力信号により初期値よ
シ変化し、外部アドレス入力が高レベルの場合、この比
較信号となるＡｒｅｆ’は低レベルへと変化し、°又入
力が低レベルの場合Ａｒｅｆ’は高レベルへと変化する
。外部入力信号のレベルに応じてＡｒｅｆ’が変化し常
に外部入力アドレス信号に対して、Ａｒｅｆ’が初期設
定値から入力信号の逆相方向へ変化するフィードバッフ
ループを有する回路となる。
Ａｒｅｆ’電位が外部アドレス入力信号により初期値よ
シ変化し、外部アドレス入力が高レベルの場合、この比
較信号となるＡｒｅｆ’は低レベルへと変化し、°又入
力が低レベルの場合Ａｒｅｆ’は高レベルへと変化する
。外部入力信号のレベルに応じてＡｒｅｆ’が変化し常
に外部入力アドレス信号に対して、Ａｒｅｆ’が初期設
定値から入力信号の逆相方向へ変化するフィードバッフ
ループを有する回路となる。
＃Ｉ３図に於いてＡｒｅｆ’は抵抗Ｒ，，Ｒ，によシ分
割され、初期レベルとして外部アドレスの高低レベルの
中間レベルとして定まっている。真の外部アドレス入力
Ａｉが高レベルとして入力されると、ＲＡ８１ が活性
化され、Ｑ ｓ＋ ＋ Ｑ４のレベルによシＮ１１．Ｎ
１２の節点レベルが変化するが、Ａｒｅｆ’レベルその
ものが外部アドレス高レベルの為に、初期レベルよシ低
下を開始し、従ってＱ＋＋＋のレベルは抵抗分割によっ
て決定されたレベルよシさらに低下し、Ｑｓ＋、Ｑｓ＋
のレベル差は拡大されて、フリップフロップのノードＮ
ｉｌは高レベルへＮ２１ｔｉ低レベルへと決定される。
割され、初期レベルとして外部アドレスの高低レベルの
中間レベルとして定まっている。真の外部アドレス入力
Ａｉが高レベルとして入力されると、ＲＡ８１ が活性
化され、Ｑ ｓ＋ ＋ Ｑ４のレベルによシＮ１１．Ｎ
１２の節点レベルが変化するが、Ａｒｅｆ’レベルその
ものが外部アドレス高レベルの為に、初期レベルよシ低
下を開始し、従ってＱ＋＋＋のレベルは抵抗分割によっ
て決定されたレベルよシさらに低下し、Ｑｓ＋、Ｑｓ＋
のレベル差は拡大されて、フリップフロップのノードＮ
ｉｌは高レベルへＮ２１ｔｉ低レベルへと決定される。
又、入力アドレスレベルＡｉが低レベルの場合は、この
逆でＡｒｅｆ’は初期抵抗分割によって決められている
レベルより上昇し、初期ＱｇＩのレベルより上昇して、
フリップフロップのノートレベルＮ１１．Ｎ２１を高速
にＮｉｌを低レベル−＼、Ｎ２１を高レベルへト決定ス
ル。
逆でＡｒｅｆ’は初期抵抗分割によって決められている
レベルより上昇し、初期ＱｇＩのレベルより上昇して、
フリップフロップのノートレベルＮ１１．Ｎ２１を高速
にＮｉｌを低レベル−＼、Ｎ２１を高レベルへト決定ス
ル。
第４図に本発明の他の実施例を示す。Ａｒｅｆ’のフィ
ードバックの為のレベルを直接外部のアドレス入力から
取らずに アドレスバッファ回路のダイナミックフリッ
プ・フロップの出力そのものを利用したもので結果とし
て、アドレス入力レベルによりその比較の為のレファレ
ンスレベルが変化するもので動作は前記第３図と同様で
ある。
ードバックの為のレベルを直接外部のアドレス入力から
取らずに アドレスバッファ回路のダイナミックフリッ
プ・フロップの出力そのものを利用したもので結果とし
て、アドレス入力レベルによりその比較の為のレファレ
ンスレベルが変化するもので動作は前記第３図と同様で
ある。
以上の様に、本発明によれば、入力アドレスレベルその
ものによルこの比較電圧が変化シ１、入力レベルと逆相
方向へ動き入力レベルに対してよシ犬′＃々差を生ぜし
め、従って入力アドレスレベルと比較レベルの差が非常
に太きくとれ、結果として高速且つ、広い動作マージン
を持ったアドレスバッファ回路を実現する昂が可能と々
る。
ものによルこの比較電圧が変化シ１、入力レベルと逆相
方向へ動き入力レベルに対してよシ犬′＃々差を生ぜし
め、従って入力アドレスレベルと比較レベルの差が非常
に太きくとれ、結果として高速且つ、広い動作マージン
を持ったアドレスバッファ回路を実現する昂が可能と々
る。
又、個々のアドレスバッファ回路にこのアドレス入力に
よるフィードバックレファレンス回路を有する為、レフ
ァレンス発生回路とアドレスバッファ間の内部配線は不
要で気沖の揺れ、サブストレートの揺れによりレファレ
ンス電圧変動がなくよシ広い動作マージンを有する事を
可能どしている。
よるフィードバックレファレンス回路を有する為、レフ
ァレンス発生回路とアドレスバッファ間の内部配線は不
要で気沖の揺れ、サブストレートの揺れによりレファレ
ンス電圧変動がなくよシ広い動作マージンを有する事を
可能どしている。
本発明の実施例と１７て初期レファレンス電圧を抵抗分
割としているがこれはいがなるＭＯ８′Ｊ゛等による回
路によっても実現しうるもので抵抗分割によシ作られる
事には金ぐ規定され力い。
割としているがこれはいがなるＭＯ８′Ｊ゛等による回
路によっても実現しうるもので抵抗分割によシ作られる
事には金ぐ規定され力い。
第１図は、従来のアドレスバッファ回路の基本回路図、
第２図は、その動作波形図、第３図は本発明の実施例を
示す図、第４図は本発明の池の実施例を示す図でりる。 岡、図において、Ｉ”Ｊｌ、ＩＮ２・・・・・・接点名
、Ｑ、Ｑ。 ・・・・・・トランジスタ、Ｒｓ、Ｒｔ・・・・・・抵
抗を示す。 早 Ｉ 図 第２ 図
第２図は、その動作波形図、第３図は本発明の実施例を
示す図、第４図は本発明の池の実施例を示す図でりる。 岡、図において、Ｉ”Ｊｌ、ＩＮ２・・・・・・接点名
、Ｑ、Ｑ。 ・・・・・・トランジスタ、Ｒｓ、Ｒｔ・・・・・・抵
抗を示す。 早 Ｉ 図 第２ 図
Claims (1)
- 外部入力信号とこの外部人カイ「号と比較される基準電
圧が該入力信号が高レベルの場合初期設定値よシ低レベ
ルへ変化せしめ、該入力信号が低レベルの場合初期設定
値よシ高レベルへと変化せしめたことｔ−Ｑ＃徴とする
アドレス・ノ（ツファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183415A JPS6076087A (ja) | 1983-09-30 | 1983-09-30 | アドレスバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183415A JPS6076087A (ja) | 1983-09-30 | 1983-09-30 | アドレスバツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076087A true JPS6076087A (ja) | 1985-04-30 |
Family
ID=16135376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183415A Pending JPS6076087A (ja) | 1983-09-30 | 1983-09-30 | アドレスバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076087A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764693A (en) * | 1986-05-19 | 1988-08-16 | Kabushiki Kaisha Toshiba | Semiconductor sense circuit suitable for buffer circuit in semiconductor memory chip |
| US4931675A (en) * | 1986-03-05 | 1990-06-05 | Kabushiki Kaisha Toshiba | Semiconductor sense amplifier |
-
1983
- 1983-09-30 JP JP58183415A patent/JPS6076087A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931675A (en) * | 1986-03-05 | 1990-06-05 | Kabushiki Kaisha Toshiba | Semiconductor sense amplifier |
| US4764693A (en) * | 1986-05-19 | 1988-08-16 | Kabushiki Kaisha Toshiba | Semiconductor sense circuit suitable for buffer circuit in semiconductor memory chip |
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