JPS63244490A - 半導体メモリの入力アドレスバツフア回路 - Google Patents
半導体メモリの入力アドレスバツフア回路Info
- Publication number
- JPS63244490A JPS63244490A JP62080224A JP8022487A JPS63244490A JP S63244490 A JPS63244490 A JP S63244490A JP 62080224 A JP62080224 A JP 62080224A JP 8022487 A JP8022487 A JP 8022487A JP S63244490 A JPS63244490 A JP S63244490A
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- JP
- Japan
- Prior art keywords
- input address
- circuit
- address buffer
- buffer circuit
- input
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000006641 stabilisation Effects 0.000 abstract 1
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- 102100030218 Matrix metalloproteinase-19 Human genes 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に係り、特に絶縁ゲート型電
解効果トランジスタを用いて構成される入力アドレスバ
ッファ回路に関する。
解効果トランジスタを用いて構成される入力アドレスバ
ッファ回路に関する。
従来、半導体メモリ回路において、メモリセルのアドレ
スバッファ回路として第２図に示すダイナミック型フリ
ップフロップ回路が用いられている。本回路は外部アド
レス人力Ａｉの電圧とメモリ１チツプ共通に設けられた
Ａｉの高電圧と低電圧の中間電位を供給するＲ２１．Ｒ
２２，Ｃ２１゜Ｃ２２により得られたリファレンス回路
２０からのリファレンス電圧Ｖ ｒ ｅ ｆとのレベル
比較によりフリップフロップＦＦの出力レベルを決定し
動作を行うものとなっていた。
スバッファ回路として第２図に示すダイナミック型フリ
ップフロップ回路が用いられている。本回路は外部アド
レス人力Ａｉの電圧とメモリ１チツプ共通に設けられた
Ａｉの高電圧と低電圧の中間電位を供給するＲ２１．Ｒ
２２，Ｃ２１゜Ｃ２２により得られたリファレンス回路
２０からのリファレンス電圧Ｖ ｒ ｅ ｆとのレベル
比較によりフリップフロップＦＦの出力レベルを決定し
動作を行うものとなっていた。
上述した従来のアドレスバッファ回路は外部アドレス電
圧のレベル比較のためのリファレンス回路を一つのチッ
プに一回路のみ設けてすべての入力アドレスバッファ回
路に共通にリファレンス電圧を供給するようになってい
るので （１）メモリの大容量化に伴ない個々のアドレスバッフ
ァ迄に供給する配線長が長くなりメモリ活性化時の大電
流によってＧＮＤ及びＶｃｃの電位変化により、リファ
レンス電圧がＤＣ的に固定されずアドレス入力回路の動
作マージンが減少する。
圧のレベル比較のためのリファレンス回路を一つのチッ
プに一回路のみ設けてすべての入力アドレスバッファ回
路に共通にリファレンス電圧を供給するようになってい
るので （１）メモリの大容量化に伴ない個々のアドレスバッフ
ァ迄に供給する配線長が長くなりメモリ活性化時の大電
流によってＧＮＤ及びＶｃｃの電位変化により、リファ
レンス電圧がＤＣ的に固定されずアドレス入力回路の動
作マージンが減少する。
（２）リファレンス電圧のＡＣ的変動を抑制するため、
Ｖｃｃ（電源）−リファレンス間、及びリファレンス−
ＧＮＤ （グランド）間にコンデンサを設けて安定電位
の供給が必要であるがＶｃｃ。
Ｖｃｃ（電源）−リファレンス間、及びリファレンス−
ＧＮＤ （グランド）間にコンデンサを設けて安定電位
の供給が必要であるがＶｃｃ。
ＧＮＤのインピーダンスの差により適正なコンデンサの
値決定が困難である。
値決定が困難である。
という欠点があった。
上述した従来の入力アドレスバッファ回路に於いて、ア
ドレス入力レベル比較の為のリファレンス回路がチップ
内すべての入力アドレスバッファ回路に共通して１回路
のみ設けられていたのに対し、本発明は入力アドレスバ
ッファ回路のそれぞれに独立したリファレンス回路を設
ける事とした独創的内容を有する。
ドレス入力レベル比較の為のリファレンス回路がチップ
内すべての入力アドレスバッファ回路に共通して１回路
のみ設けられていたのに対し、本発明は入力アドレスバ
ッファ回路のそれぞれに独立したリファレンス回路を設
ける事とした独創的内容を有する。
本発明は入力アドレスバッファ回路のそれぞれに対応し
、独立したリファレンス回路を有している。すなわち入
力アドレスバッファ回路の位置に応じてＶｃｃ、ＧＮＤ
の影響を考慮し独立に異なるＶｃｃ−リファレンス間の
デカップリング容量Ｃ１、リファレンス−ＧＮＤ間デカ
ップリング容量Ｃ２を有している。
、独立したリファレンス回路を有している。すなわち入
力アドレスバッファ回路の位置に応じてＶｃｃ、ＧＮＤ
の影響を考慮し独立に異なるＶｃｃ−リファレンス間の
デカップリング容量Ｃ１、リファレンス−ＧＮＤ間デカ
ップリング容量Ｃ２を有している。
第１図は本発明の一実施例を示す回路図である。図は複
数個あるアドレスバッファ回路の内の一部の入力アドレ
スバッファ回路のみを示しているものである。従来使用
されている入力アドレスバッファ回路と同様にダイナミ
ックフリップフロップＦＦ１．ＦＦｌ０および比較回路
がＭＯ８Ｔ、Ｑｌ、０２’、ＱＳ、Ｑ４．ＱＳ、Ｑ６．
Ｑ７゜ＱＳ及びＱｌｌ・Ｑｌ２・Ｑｌ３・Ｑｌ４・Ｑ１
５１Ｑ！６・Ｑｌ７．Ｑｌ８により構成されているが、
個々の入力アドレスバッファ回路に於いて入力アドレス
電圧Ａｉ、Ａｊとの比較電圧を発生するリファレンス回
路１，２が独立に設けられ、個々のリファレンス回路に
於いてＡＣ電位安定化を計る為、Ｖｃｃ、Ｖｒｅｆｌ、
間に異るデカップリング容量Ｃ□、Ｃ２及びＣ５，Ｃ４
が設けられている。
数個あるアドレスバッファ回路の内の一部の入力アドレ
スバッファ回路のみを示しているものである。従来使用
されている入力アドレスバッファ回路と同様にダイナミ
ックフリップフロップＦＦ１．ＦＦｌ０および比較回路
がＭＯ８Ｔ、Ｑｌ、０２’、ＱＳ、Ｑ４．ＱＳ、Ｑ６．
Ｑ７゜ＱＳ及びＱｌｌ・Ｑｌ２・Ｑｌ３・Ｑｌ４・Ｑ１
５１Ｑ！６・Ｑｌ７．Ｑｌ８により構成されているが、
個々の入力アドレスバッファ回路に於いて入力アドレス
電圧Ａｉ、Ａｊとの比較電圧を発生するリファレンス回
路１，２が独立に設けられ、個々のリファレンス回路に
於いてＡＣ電位安定化を計る為、Ｖｃｃ、Ｖｒｅｆｌ、
間に異るデカップリング容量Ｃ□、Ｃ２及びＣ５，Ｃ４
が設けられている。
本発明の入力アドレスバッファ回路の駆動源であるＲＡ
ＳＩ’が高電位になると外部入力アドレスＡｉ、Ａｊと
リファレンス入力とのレベル差により、フリップフロッ
プＦＦ＋ 、ＦＦｔｏは一方向に決定され、その出力で
あるＡｉ、ＡｉおよびＡｊ、Ａｊのレベルが決定される
。ＲＡＳＩ’はメモリを活性化する信号である為、入力
アドレスバッファ回路を駆動すると同時にメモリ内部の
動作を一斉に活性化する為、メモリチップ内の電源電圧
Ｖｃｃ及びＧＮＤには大電流が流れる。しかし個々の入
力アドレスバッファ回路内に設けられたリファレンス回
路には、Ｖｃｃ、ＧＮＤの配線を考慮して独立したデカ
ップリング容量Ｃ１゜Ｃ２及びＣ，、Ｃ４が設けられて
いる為、ＡＣ電位変化を防止し安定したＤＣリファレン
スレベルＶｒｅｆ１及びＶ ｒ ｅ ｆ□１が供給され
ている。
ＳＩ’が高電位になると外部入力アドレスＡｉ、Ａｊと
リファレンス入力とのレベル差により、フリップフロッ
プＦＦ＋ 、ＦＦｔｏは一方向に決定され、その出力で
あるＡｉ、ＡｉおよびＡｊ、Ａｊのレベルが決定される
。ＲＡＳＩ’はメモリを活性化する信号である為、入力
アドレスバッファ回路を駆動すると同時にメモリ内部の
動作を一斉に活性化する為、メモリチップ内の電源電圧
Ｖｃｃ及びＧＮＤには大電流が流れる。しかし個々の入
力アドレスバッファ回路内に設けられたリファレンス回
路には、Ｖｃｃ、ＧＮＤの配線を考慮して独立したデカ
ップリング容量Ｃ１゜Ｃ２及びＣ，、Ｃ４が設けられて
いる為、ＡＣ電位変化を防止し安定したＤＣリファレン
スレベルＶｒｅｆ１及びＶ ｒ ｅ ｆ□１が供給され
ている。
以上説明したように本発明は、入力アドレスバッファ回
路のリファレンス回路を入力アドレスの個数に対応して
、独立に有し、個々の入力アドレスのチップ内の配置場
所により、Ｖｃｃ、ＧＮＤ〜５− のＡＣ電位降下、上昇を打ち消す為の異なる容量値を有
するデカップリング容量を個々のリファレンス回路に設
ける事により、外部アドレス入力の電位に対して安定し
たフリップフロップ動作を保証し入力電圧のＶｃｃ変動
値に対してマージンの広い入力特性を示す入力アドレス
バッファ回路を提供する事となる。特にメモリ大容量化
（こ伴なうチップサイズの増大、アドレス回路の個数増
大に対し、アドレス回路のチップ内配置個所による入力
特性のバラツキを抑制する安定な広い動作マージンを達
成する事ができる。
路のリファレンス回路を入力アドレスの個数に対応して
、独立に有し、個々の入力アドレスのチップ内の配置場
所により、Ｖｃｃ、ＧＮＤ〜５− のＡＣ電位降下、上昇を打ち消す為の異なる容量値を有
するデカップリング容量を個々のリファレンス回路に設
ける事により、外部アドレス入力の電位に対して安定し
たフリップフロップ動作を保証し入力電圧のＶｃｃ変動
値に対してマージンの広い入力特性を示す入力アドレス
バッファ回路を提供する事となる。特にメモリ大容量化
（こ伴なうチップサイズの増大、アドレス回路の個数増
大に対し、アドレス回路のチップ内配置個所による入力
特性のバラツキを抑制する安定な広い動作マージンを達
成する事ができる。
尚、リファレンス回路は、いかなる形式を持つものにも
同様に適当されるものである。また、本発明の絶縁ゲー
ト型電界効果トランジスタのうち代表的なＭ ＯＳ （
Ｍｅｔａｌ Ｄｘｉｄｅ ５ｉｌｉｃｏｎ））ランジス
タを用い、かつＮチャネルＭＯ８Ｔを用いて説明したが
、これに限るものではなくＰチャネルＭ○ＳＴを用いて
も同様に実現しうるちのである。
同様に適当されるものである。また、本発明の絶縁ゲー
ト型電界効果トランジスタのうち代表的なＭ ＯＳ （
Ｍｅｔａｌ Ｄｘｉｄｅ ５ｉｌｉｃｏｎ））ランジス
タを用い、かつＮチャネルＭＯ８Ｔを用いて説明したが
、これに限るものではなくＰチャネルＭ○ＳＴを用いて
も同様に実現しうるちのである。
第１図は本発明の一実施例を示す回路図であり、第２図
は従来の実施例を示す回路図である。 図中の記号は次の通りである。 Ｑ１〜Ｑｓ 、Ｑｌｌ〜Ｑ１ｇ はＭＯＳ）ランジス
タ、Ｃ１・Ｃ２・Ｃ１１・Ｃ１２・Ｃ２１・Ｃ２２は容
量コンデンサ、Ｒ１、Ｒ２、Ｒ１１，Ｒ１２，Ｒ２１゜
Ｒ２２は抵抗、ＦＦ、、ＦＦ、。、ＦＦ２ｏはフリップ
フロップ、１，１０．２０はリファレンス回路。
は従来の実施例を示す回路図である。 図中の記号は次の通りである。 Ｑ１〜Ｑｓ 、Ｑｌｌ〜Ｑ１ｇ はＭＯＳ）ランジス
タ、Ｃ１・Ｃ２・Ｃ１１・Ｃ１２・Ｃ２１・Ｃ２２は容
量コンデンサ、Ｒ１、Ｒ２、Ｒ１１，Ｒ１２，Ｒ２１゜
Ｒ２２は抵抗、ＦＦ、、ＦＦ、。、ＦＦ２ｏはフリップ
フロップ、１，１０．２０はリファレンス回路。
Claims (1)
- 半導体メモリにおけるダイナミック型フリップフロップ
により構成される入力アドレスバッファ回路において、
外部アドレス入力とのレベル比較のためのリファレンス
回路を、個々のアドレスバッファ回路に独立に有するこ
とを特徴とする半導体メモリの入力アドレスバッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080224A JPS63244490A (ja) | 1987-03-31 | 1987-03-31 | 半導体メモリの入力アドレスバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080224A JPS63244490A (ja) | 1987-03-31 | 1987-03-31 | 半導体メモリの入力アドレスバツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244490A true JPS63244490A (ja) | 1988-10-11 |
Family
ID=13712392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62080224A Pending JPS63244490A (ja) | 1987-03-31 | 1987-03-31 | 半導体メモリの入力アドレスバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311114B1 (ko) * | 1994-12-31 | 2001-12-15 | 박종섭 | 반도체메모리장치의신호입력회로 |
| KR100381352B1 (ko) * | 1997-07-07 | 2003-12-18 | 엔이씨 일렉트로닉스 코포레이션 | 제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치 |
-
1987
- 1987-03-31 JP JP62080224A patent/JPS63244490A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311114B1 (ko) * | 1994-12-31 | 2001-12-15 | 박종섭 | 반도체메모리장치의신호입력회로 |
| KR100381352B1 (ko) * | 1997-07-07 | 2003-12-18 | 엔이씨 일렉트로닉스 코포레이션 | 제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치 |
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